专利名称：高电流半导体结构的制作方法
技术领域：
本发明涉及一种高功率半导体结构，用于半导体成品，尤其适用于指状MOS(Metal-Oxide-Semiconductor)晶体管电路，且能使固定体积下的半导体容许更大的额定电流。
背景技术：
逻辑电路多由晶体管(Transistor)等主动元件构成，主要可分双载子元件(Bipolar Junction Transistor；BJT)及单载子元件(Field EffectTransistor；FET)两类，各类又可分为许多族。不同的族类，会有着不同的特性，双载子系列(BJT)具有RTL族(resister-transistor logic)、DTL族(diode-transistor logic)、TTL族(transistor-transistor logic)、ECL族(emitter-coupled logic)、CTL族(complementary transistor logic)单载子系列(FET)分为NMOS族、PMOS族、CMOS族，必须针对实际需求，而选择最适当的一种。目前工业界，已多将这些电子元件制成集成电路(Integrated Circuit；IC)，由于它的体积小、功能大、使用方便、耗电量少及可靠性高，所以已被大量采用。其中并以TTL族及CMOS族应用最广、最受欢迎。
传统金属氧化物半导体场效应晶体管主要取其为快速传输电路及可为输出接口的功能，而单电子晶体管则取其具低消耗功率及高密度组装的优点，用此两类元件来作弹性地配合，则可拥有高速率、低消耗功率与高元件密度的集成电路。
然而针对功率半导体业界来说，如何在体积受限制(要求轻薄短小)的情况下，发展出高电流或高功率半导体元件则是一项需努力加以研发的项目。尤其是电子装置的电源供应部份，常有电流放大或增压的要求，因此各种电源电路设计配合需求优良的功率半导体，是目前各电源电路设计制造厂商迫切的需求。
在此简述传统的MOS集成电路的一种结构型式(公知技术)，如图1所示，其中横置长方形包围众多中型方框及小形方框的区域代表活动区10(AA，activearea，量子活动区，可为P或N型底衬，或可为P或N井区)，该活动区10的垂直区域形成有多个第一金属层20(M1，metal layer)，该层可形成多个源极区及多个漏极区，每一第一金属层20的区块连接有多个接触30(CO，contact)，且可为源极接触或漏极接触，且各接触30垂直连接第一金属层20及活动区10，此外一般MOS半导体当中会具有一层涵盖整个活动区10的第二金属层40(M2，metallayer 2)，可做为电路导通之用，而第二金属层40与第一金属层20的电流导通则须靠第一垂直连通层50(VIA1图中分布的一种小方格)，此外集成电路中晶体管元件不可或缺的部分是栅极60(POLY，Polygate，如图中平放三孔格子形)，位于每一源极与漏极的中间；本公知技术中虽然具有一定程度的晶体管整体能力，但是，碍于固有集成电路架构，第二金属层40的金属线线径所能负担的额定电流为一固定范围之内，因此，在固有的半导体结构体积限制之下，若无新的半导体结构介入其中做为电流的额外载体，本公知技术很难开发出大电流的集成电路构造。
由以上公知集成电路的构造来看，可以发现在其构造的条件下，仍必须发展出小体积大电流的构造加入现有构造当中，以符合日益需求急迫的高功率大电流的应用，因此，本发明人以电路并联技术整合半导体布局(layout)为主要方法开创出本发明的高电流半导体结构。
发明内容
本发明要解决的技术问题是提供一种符合大电流需求的半导体结构，该半导体结构可配合目前常用的半导体制程设备，用于改善固有的半导体结构，以提供低体积大电流的效果。
本发明的技术解决方案是一种高电流半导体结构，其包含多个漏极区，且多个漏极接点形成于每一漏极区之中；多个源极区，且多个源极接点形成于每一源极区之中；量子活动区，具量子活动能力；多个栅极区，且每一栅极区位于一该漏极区及一该源极区之间；第二金属层，位于该漏极区或源极区的上方，具有电路导通功能，与该漏极区或源极区相电通接触；第三金属层，位于该第二金属层的上方，具有电路导通功能，与栅极区相电通接触；其中漏极区、源极区与栅极区形成多个晶体管；藉由第三金属层的设置，使得源极或漏极可连接一电导通量较大的区域使电流量加大。
如上所述的高电流半导体结构，其中第一金属层形成于该漏极区或源极区之中，具有电路导通功能，且漏极区以漏极接触与该量子活动区相电通接触或源极区以源极接触与量子活动区相电通接触。
如上所述的高电流半导体结构，其中该漏极接触与第二金属层或第三金属层相电通连接，藉此漏极并联连接多个金属层使得导通电流加大。
如上所述的高电流半导体结构，其中该源极接触与第二金属层或第三金属层相电通连接，藉此源极并联连接多个金属层使得导通电流加大。
如上所述的高电流半导体结构，第三金属层具与第二金属层并联的接点，藉此并联安排使得导通电流得以加大。
如上所述的高电流半导体结构，其中第一金属层与第二金属层电通连接且是以第一垂直连通层连接。
如上所述的高电流半导体结构，其中第二金属层与第三金属层电通连接且是以第二垂直连通层连接。
本发明的高电流半导体结构，为一种对公知的半导体结构的改进，该半导体结构具有第三金属层，并利用电路并联原理，将导通电流加大，其与公知的半导体结构相比所提供电流高出许多，其配合增加的第三金属层及整合半导体布局技术，发展出可用于小体积内可提高额定电流的半导体结构，尤其可以适用于高功率集成电路元件，如用于电源供应装置的晶体管；且可配合目前常用的半导体制程设备，改善固有的半导体结构，以用于提供低体积大电流的效果。
图1为公知两层金属层的具晶体管的集成电路构造示意图；及图2为本发明三层金属层的具晶体管的集成电路构造示意图。
附图标号说明10、活动区 20、第一金属层 30、接触40、第二金属层 50、第一垂直连通层 60、栅极70、第三金属层 80、第二垂直连通层具体实施方式
为了进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
请参考图2为本发明构造图，其中本发明主要为多加了一层第三金属层70(M3，metal layer 3)，用于电路并联以加强额定电流，即为分布于图中最外围的方框，同时，对半导体的布局而言，亦做了部份的改变以方便电路并联的设置，尤其是与传统构造中的第二金属层40相连，又其中横置长方形包围众多中型方框及小形方框的区域代表活动区10(AA，active area，量子活动区，可为P或N型底衬，或可为P或N井区)，该活动区10的垂直区域形成有多个第一金属层20(M1，metal layer)，该层可形成多个源极区及多个漏极区，每一第一金属层20的区块连接有多个接触30(CO，contact)，且可为源极接触或漏极接触，且各接触30垂直连接第一金属层20及活动区10，此外一般MOS半导体当中会具有一层涵盖整个活动区10的第二金属层40(M2，metal layer 2)，可作为电路导通之用，而第二金属层40与第一金属层20的电流导通则须靠第一垂直连通层50(VIA1图中分布的一种小方格)，此外集成电路中晶体管元件不可或缺的部分是栅极60(POLY，Polygate，如图中平放三孔格子形)，位于每一源极与漏极的中间，本发明的栅极为位于与第三金属层70(M3，metal layer 3)边缘垂直区域，可藉由与该第三金属层70电通连接来加大额定电流。另外，本发明与公知技术布局最大的不同点为另外具有多个第二垂直连通层80(VIA2，图中分布的一种小方格，其下方可具有接触30)，其功能为使第二金属层40与第三金属层70电通连接，因为第二金属层40与第三金属层70藉由电路上的并联使得额定电流加大；本发明的第三金属层70不仅辅助原有电路部份使得额定电流加大，并且使得源极区、漏极区能获得更犬的电流流通容量(源极与漏极原本就有电流容纳空间，主要为以第三金属层70补足连接电路容量及预防散热问题即可)(栅极60主要为克服库伦阻断Coulomb Blockade)。
在此需将本发明的结构做一详述，本发明的的高电流半导体结构包括多个漏极区，且多个漏极接触形成于每一漏极区之中；多个源极区，且多个源极接触形成于每一源极区之中；量子活动区(即活动区10)，具量子活动能力；多个栅极区(即栅极60位于第一金属层20中间的区域)，且每一栅极区位于一该漏极区及一该栅极区之间；第二金属层40位于该漏极区或源极区的上方，具有电路导通功能，与该漏极区或源极区相电通接触；第三金属层70，位于该第二金属层40的上方，具有电路导通功能，与栅极区相电通接触；其中漏极区、源极区与栅极区形成多个晶体管；藉由第三金属层的设置，使得源极或漏极可连接一电导通量较大的区域(如第二金属层或第三金属层)使电流量加大。
进一步详述本发明的构造变化，本发明包含其中第一金属层20可形成于该漏极区或源极区之中，具有电路导通功能，且漏极区可以漏极接触与该量子活动区(活动区10)相电通接触或源极区可以源极接触与量子活动区(活动区10)相电通接触；其中该漏极接触可与第二金属层40或第三金属层70相电通连接，藉此漏极并联连接多个金属层使得导通电流加大；其中该源极接触可与第二金属层40或第三金属层70相电通连接，藉此源极并联连接多个金属层使得导通电流加大；第三金属层70可具与第二金属层40并联的接点，藉此并联安排使得导通电流得以加大；其中第一金属层20与第二金属层40可电通连接且可以第一垂直连通层50连接；其中第二金属层40可与第三金属层70电通连接且可以第二垂直连通层80连接；其中各相关漏极区及源极区与栅极区以晶体管运作原理互相电通接触。
藉以上的详细揭示验证，本发明的优点如下一、可提供一电流量大的构造，且原半导体体积增加不多，经实验测出数据证明原本额定电流为0.5A的传统二层金属层构造，以本发明的三层金属层可做出1.6A的额定电流效果；二、第三金属层具较大布局能力，不受传统布局的各种限制，如金属线布局的一般限制；三、不影响现有工艺设备而即时可用，尤其适用1.5微米以上工艺或小尺寸晶片的功率元件；四、可用于广泛具大电流需求的构造，本发明虽然以MOS晶体管的集成电路为例，然而因其运用的原理为合并电路并联及半导体布局原则，其可应用的范围相当广泛，并不局限于具大电流需求的晶体管结构；五、可用于先进制程，因为半导体材料经常更新，因此当新的MOS晶体管构造或其它如TTL构造具有更大的电流流通能力时，本发明即可以多加多个层的第三金属层来加大额定电流。
虽然本发明已以具体实施例揭示，但其并非用以限定本发明，任何本领域的技术人员，在不脱离本发明的构思和范围的前提下或依本发明专利保护范围所作的等同变化与修饰，皆应仍属本专利涵盖之范畴。
权利要求
1.一种高电流半导体结构，其特征在于，包含多个漏极区，且多个漏极接触形成于每一漏极区之中；多个源极区，且多个源极接触形成于每一源极区之中；量子活动区，具量子活动能力；多个栅极区，且每一栅极区位于一该漏极区及一该栅极区之间；第二金属层位于该漏极区或源极区的上方，具有电路导通功能，与该漏极区或源极区相电通接触；第三金属层，位于该第二金属层的上方，具有电路导通功能，与栅极区相电通接触；其中漏极区、源极区与栅极区形成多个晶体管；藉由第三金属层的设置，使得源极或漏极可连接一电导通量较大的区域使电流量加大。
2.如权利要求1所述的高电流半导体结构，其特征在于，第一金属层形成于该漏极区或源极区之中，具有电路导通功能，且漏极区以漏极接触与该量子活动区相电通接触或源极区以源极接触与量子活动区相电通接触。
3.如权利要求1所述的高电流半导体结构，其特征在于，该漏极接触与第二金属层或第三金属层相电通连接，藉此漏极并联连接多个金属层使得导通电流加大。
4.如权利要求1所述的高电流半导体结构，其特征在于，该源极接触与第二金属层或第三金属层相电通连接，藉此源极并联连接多个金属层使得导通电流加大。
5.如权利要求1所述的高电流半导体结构，其特征在于，第三金属层具与第二金属层并联的接点，藉此并联安排使得导通电流得以加大。
6.如权利要求1所述的高电流半导体结构，其特征在于，第一金属层与第二金属层电通连接且是以第一垂直连通层连接。
7.如权利要求1所述的高电流半导体结构，其特征在于，第二金属层与第三金属层电通连接且是以第二垂直连通层连接。
全文摘要
本发明公开了一种高电流半导体结构，该半导体结构具有第三金属层，利用电路并联原理，可将导通电流加大，其与公知的半导体结构相比所提供电流高出许多，为一种用于小体积内可提高额定电流的半导体结构，尤其可以适用于高功率集成电路元件，如用于电源供应装置的晶体管。
文档编号H01L27/092GK1731583SQ20041006269
公开日2006年2月8日 申请日期2004年8月6日 优先权日2004年8月6日
发明者王文雄 申请人:尼克森微电子股份有限公司