振荡器复合电路、半导体装置以及电流再利用方法

专利名称：振荡器复合电路、半导体装置以及电流再利用方法
技术领域：
本发明涉及一种振荡器，尤其涉及适用于频率合成器等的情况下适合实现低功耗 化的振荡器复合电路、半导体装置以及电流再利用方法。
背景技术：
在用于通信设备、便携式电话终端等的高频集成电路中，需要利用本机振荡器 (Local Oscillator)产生载波信号，并且使用锁相环(Phase Locked Loop 缩写为“PLL”) 来固定(Lock)载波信号的频率和相位。作为实现上述目的的结构，例如，如图10所示，根据频率控制电压来改变振荡频 率的电压控制振荡器(Voltage Controlled Oscillator 缩写为“VC0”)10的输出信号经 由缓冲放大器50供给至分频器20和混频器60。图10是示意地示出产生本机振荡信号并 将其供给至混频器的典型的高频集成电路的结构的一个示例的图。从缓冲放大器50供给 至混频器60的信号是本机振荡信号。利用基准信号和相位比较器(Phase Detector 缩写 为“PD”)检测分频器20的输出的相位差，利用电荷泵(Charge Pump 缩写为“CP”)根据 相位检测结果对电容进行充放电，利用环路滤波器(低通滤波器LPF)平滑电荷泵(CP)的 输出电压，从而作为频率控制电压供给至VC010。在图10所示的示例中，电压控制振荡器 10包括L、C并联共振电路和在L、C并联共振电路与地之间连接的VCO交叉对120 (源极连 接至地，栅极和漏极交叉连接的晶体管对)，共振电路的电感器111的中点连接至电源，频 率控制电压供给至在共振电路的输出之间串联连接的电容(Varactor Diode 可变电容元 件)112a、112b的连接点。此外，在图10中，将作为PLL的构成要素的PD、CP和LPF统一设 为标号40 (PLL的要素)，由VC010、缓冲放大器50、分频器20、PD-CP- LPF 40构成PLL。在该结构中，为了使电压控制振荡器10、分频器20和混频器60进行动作，需要给 这些器件提供各自的直流供给电流。另外，由于是高频动作，这些电路在整个集成电路中消 耗较多的电力。另一方面，在便携式电话终端等的移动通信设备中，为了延长待机时间，要求实现 发送/接收电路的低功耗化。作为低功耗化的手段，虽然有在低电压下进行动作及减小各功能块的电流等各种 方法，但提出了功能块电流再利用的方案。例如，专利文献1(日本特表2002-5^949号公 报)中公开了如下的方案如图11所示，在交叉对(M1、M2)连接至振荡器(电容C(可变电 容)与电感器L和电阻R的串联电路并联连接而成的并联共振电路(当R较小时，共振频
率ωΟ=1/^/^^))的结构的输出级，连接吉尔伯特单元结构的混频器(由晶体管对(Μ7、 Μ8)、(Μ3、Μ4)、(Μ5、Μ6)构成的吉尔伯特乘法器)，通过与混频器共用振荡器的电流来再利 用电流。此外，图11是引用专利文献1的图5的图。在图11中，交叉对晶体管M1、M2的连 接的源极连接至nMOS晶体管30 (电流源)的漏极，nMOS晶体管30的源极连接至地，并构 成电流镜的输出。nMOS晶体管30的栅极连接至构成电流镜的输入的nMOS晶体管32的栅 极和漏极，晶体管32的漏极连接至电流源34，源极与晶体管30的源极连接并接地。在图
511中，振荡器的供给端子配置成传送本机振荡器信号电流和直流供给电流，混频器供给端 子与上述振荡器供给端子连接来从所述振荡器供给端子接收直流供给电流和本机振荡器 的交流电流。在这种堆叠结构中，一方面振荡器的振荡信号以交流电流的形式输入至混频器， 另一方面还输入直流的供给电流，振荡器的直流供给电流共用混频器的直流供给电流，因 此，从电路整体上看来，省去了混频器的电流，实现了低功耗化。专利文献1 日本特表2002-5^949号公报下面给出现有技术的分析。在图11所示的现有技术的情况下，由于混频器(吉尔伯特乘法器)与振荡器直接 连接，因此混频器和振荡器之间的隔离变差。例如，当对混频器输入强干扰信号(干扰波) 输入时，有时该干扰信号还到达振荡器的共振电路，在振荡器中引发牵引(pulling:由干 扰信号引起的VCO的频率偏移)及推移(pushing 当VCO的电源电压过度地变化时在振荡 频率上发生的变化)效应，从而振荡器的动作变得不稳定。

发明内容
本发明用于解决上述问题中的至少一个问题。根据本发明，提供一种振荡器复合 电路，在第1电源和第2电源之间级联配置有振荡器和包含差动对的电路，所述振荡器具有 包括电感器和电容的并联电路的共振电路，所述差动对中输入有所述振荡器的振荡输出信 号，并且所述差动对分别构成始于第1电源侧的第1电流路径和第2电流路径，所述第1电 流路径和第2电流路径的与所述第1电源相反侧的各一端共同连接，并且连接至所述振荡 器的所述电感器的中点。根据本发明，提供一种电流再利用方法，在第1电源和第2电源之间级联配置有振 荡器和包含差动对的电路，所述振荡器具有包括电感器和电容的并联电路的共振电路，所 述差动对中输入有所述振荡器的振荡输出信号，并且所述差动对形成始于第1电源侧的第 1电流路径和第2电流路径，所述第1电流路径和第2电流路径的与所述第1电源相反侧的 各一端共同连接，并且连接至所述振荡器的所述电感器的中点，所述振荡器将从所述包含 差动对的电路的所述第1电流路径和第2电流路径的共同连接的所述一端供给的电流用作 所述振荡器的电源电流。根据本发明，振荡器和合成的电路共用直流电源电流，不会受到干扰波的影响且 避免振荡器的不稳定动作，并且实现低功耗化。


图1是示出本发明一个实施方式的结构的图。图2是示出本发明的另一个实施方式的结构的图。图3(A)、图3(B)是示出图1、图2的交叉对的结构的图。图4(A) 图4(C)是示出差动电路的一个示例的图。图5是示出本发明的第1实施例的结构的图。图6是示出本发明的第2实施例的结构的图。图7是示出本发明的第3实施例的结构的图。
图8是示出本发明的第4实施例的结构的图。图9是示出本发明的一个实施例的动作的波形图。图10是示意地示出本机振荡电路的典型的结构示例的图。图11是示出现有技术(专利文献1)的结构的图。
具体实施例方式下面，对本发明的实施方式进行说明。图1是示出本发明的一个实施方式的结构 的图。在图1中，作为与振荡器共用始于电源的直流电流的电路，示出了包括差动电路300 的示例。差动电路300的差动对(晶体管对)构成始于电源的第1、第2电流路径，第1、 第2电流路径的与所述电源相反侧的一端共同连接，并连接至振荡器100A的电感器的中点 (中心接头)，向振荡器100A供给直流供给电流。包括共振电路IlOA和交叉对120的振荡器100A具有差动输出振荡信号的输出 端，并且连接至差动电路300的输入端(差动输入端子)210。共振电路IlOA具有电感器 (L)Ill以及在电感器(L)Ill的两端之间串联连接的两个电容(电容器)(C)。电容(C) 还可以是电容值可变的可变电容元件。如图3(A)所示，在共振电路IlOA的输出和地之间 连接的交叉对120包括nMOS晶体管Mil、M12，晶体管Mil、M12的源极连接至地，栅极相互 交叉连接至另一晶体管M12、Mll的漏极。nMOS晶体管Mil、M12的漏极分别连接至电感器 (L)Ill的两端。此外，交叉对120称为如下的晶体管对该晶体管对的各晶体管的栅极与 另一晶体管的漏极交叉连接，并且是与图2的VCO交叉对120或者图11的M1、M2相同的结 构。此外，作为交叉对120，不限于图3 (A)的结构，还可以是例如，如图3(B)所示，包括源极 连接至地、栅极经由电容C交叉连接至另一晶体管的漏极、栅极经由电阻R连接至直流电压 偏压(DC voltage bias)端子的nMOS晶体管Mil、M12的结构。此外，图3 (B)的结构在后 述的图6的实施例等中使用。连接在振荡器100A的输出和差动输入端子210之间的电容240a、M0b是用于隔 断直流的电容(耦合电容器)。差动电路300的差动输入端子210经由耦合电容器MOa、 240b交流连接至振荡器100A的差动输出，并从差动输出端子220输出差动输出信号。差动 电路300在一侧(高电位侧)具有电源连接端子270，在相反侧(低电位侧)具有直流供 给电流端子230。电源连接端子270与电源连接。直流供给电流端子230与共振电路110A 的电感器111的中心接头连接，直流供给电流经由电感器111供给至交叉对120的nMOS晶 体管 M11、M12。图4㈧是示出图1的差动电路300的结构例的图。差动电路300包括nMOS晶体 管对(差动对)丽1、丽2，晶体管对丽1、丽2的连接的源极连接至直流供给电流端子230，栅 极分别连接至差动输入端子210。在nMOS晶体管对MN1、MN2各自的漏极上，在与电源之间 分别连接与该差动电路级联连接的电路。或者，还可以是如下的结构nM0S晶体管对匪1、 匪2的漏极被分别连接至差动输出端子(图1的220)，并且分别经由负载电阻元件连接至 电源连接端子。还可以在直流供给电流端子230和nMOS晶体管对MN1、MN2的连接的源极 之间设有恒流源。或者，还可以在交叉对120和地之间设有恒流源。此外，在差动电路300 中，nMOS晶体管对不限于一对。例如，差动电路300还可以是如图4(B)所示的结构并联 连接多组nMOS晶体管对(差动对)，该多组nMOS对的连接的源极连接至直流供给电流端子230，栅极分别连接至差动输入端子210。在图4(B)中，还可以是如下的结构在nMOS晶体 管对丽1、丽2、...丽2n+l、丽2n+2的各漏极和电源之间，分别连接与该差动电路级联连接 的电路。或者，作为包括多组nMOS晶体管对的图4(B)的变形，例如，还可以是如图4(C)所 示的结构在连接的源极共同连接至直流供给电流端子230的多组nMOS晶体管对的一部分 中差动输入不同于差动输入端子210的差动输入端子的信号。图2是示出本发明的另一实施方式的结构的图。在图2中，示出了共用(共享) 来自电源的直流电流的分频器200和电压控制振荡器(VCO) 100的一般结构(将振荡器和 分频器一体化的复合电路)。参照图2，包括并联连接电感器L和电容C的共振电路110和连接在共振电路110 的输出和地之间的VCO交叉对120的VCO电路100具有差动输出振荡信号的输出端(差动 输出端子)，差动输出端子连接至分频器200的输入端(差动输入端子)。如图3(A)或图 3(B)所示，VCO交叉对120包括nMOS晶体管Mil、M12，晶体管Mil、M12的源极共同连接至 地，栅极分别交叉连接至另一晶体管M12、M11的漏极。nMOS晶体管M11、M12的漏极分别连 接至电感器(L)Ill的两端。分频器200具有电源连接端子270、差动输出分频信号的差动输出端子(分频信号 输出端子)220和直流供给电流端子230。电源连接端子270连接至电源，直流供给电流端 子230连接至VC0100的共振电路的电感器111的中心接头，直流供给电流经由电感器111 供给至VCO交叉对120的nMOS晶体管Mil、M12。VC0100的差动输出和分频器200的差动 输入端子210经由用于隔断直流的电容240a、M0b (耦合电容器)交流连接，分频器200从 差动输出端子(分频信号输出端子)220差动输出分频信号。此外，在图2中，分频器200还可以是由源极连接型D触发器构成的整数分频器整 体，还可以是由能够流出分频器200的直流供给电流的差动对构成的整数分频器或分数分 频器的一部分。下面，根据更具体的实施例的结构来进行说明。<实施例1>图5是示出本发明的第1实施例的结构的图。图5中示出了 2分频器200(每当有 VC0100的振荡输出输入时，对输出进行反转(Toggle)，将VCO振荡频率2分频)和VC0100 共用电源电流的结构，其中，通过例如源极连接型的T触发器(反转触发器)将图2的分频 器200构成为2分频器200。2分频器200包括nM0S晶体管M9、M10，晶体管M9、M10的源极之间连接并连接至 电感器111的中点(中心接头)，栅极分别连接至差动信号输入端210a和210b ；nMOS晶体 管M2、M3，晶体管M2、M3的源极共同连接并连接至晶体管M9的漏极，栅极交叉连接至与之成 对的晶体管的漏极；MOS晶体管M1、M4，晶体管M1、M4的源极共同连接并连接至晶体管MlO 的漏极nMOS晶体管M6、M7，晶体管M6、M7的源极共同连接并连接至晶体管MlO的漏极，栅 极交叉连接至与之成对的晶体管的漏极；以及nMOS晶体管M5、M8，晶体管M5、M8的源极共 同连接并连接至晶体管M9的漏极。nMOS晶体管M1、M2的漏极、nMOS晶体管M3、M8的栅极连接至负载电阻元件Rl的 一端，负载电阻元件Rl的另一端连接至电源。nMOS晶体管M3、M4的漏极、nMOS晶体管M2、M5的栅极连接至负载电阻元件R2的 一端，负载电阻元件R2的另一端连接至电源。
nMOS晶体管M5、M6的漏极、nMOS晶体管M7、M4的栅极连接至负载电阻元件R3的 一端，负载电阻元件R3的另一端连接至电源。nMOS晶体管M7、M8的漏极、nMOS晶体管M6、M1的栅极连接至负载电阻元件R4的 一端，负载电阻元件R4的另一端连接至电源。从负载电阻元件R3、R4的一端获取输出信号 220。在由源极连接型T触发器构成的2分频器200中，差动信号输入端210a和210b 经由电容MOa和MOb连接至VC0100的共振电路的电感器(L) 111两端的端子。另外，2分频器200的输入晶体管M9、MlO的源极连接，连接至直流供给电流端子 230，从而构成DC路径(直流电源电流路径)，并连接至共振电路110的电感器111的中心 接头。下面针对图5的电路动作进行说明。直流供给电流经由2分频器200的负载电阻 元件Rl R4流入nMOS晶体管Ml M8的漏极，从nMOS晶体管Ml M8的源极流出，并流 入nMOS晶体管M9和MlO的漏极。从nMOS晶体管M9和MlO的源极流出的直流供给电流通 过直流供给电流端子(DC路径)230流入电感器111的中心接头而被分成两路，流入VCO交 叉对120的nMOS晶体管Mll和M12的漏极，从nMOS晶体管Mll和M12的源极流出，并流入 地。接收了直流供给电流的VCO交叉对120形成负性电阻，成为由电感器111和变抗 器(Varactor Diode 可变电容元件)llh、112b构成的共振电路110的能量供给源，并引 起VC0100的振荡。当VC0100振荡时，在电感器111的两端(VC0100的差动输出端子)出现交流的差 动振荡信号，该交流的差动振荡信号通过电容M0a、240b，施加在2分频器200的nMOS晶体 管M9、MlO的栅极。接收了该信号的2分频器200作为T触发器(每当有激活状态的输入 信号输入时，将输出的状态反转)进行动作，将VC0100的振荡信号频率的分频后的差 动信号输出至差动输出端子220。在上述动作中，直流供给电流的大小与偏压端子250的施加电压的大小相关。也 就是说，由施加在偏压端子250上的偏压所确定的VC0100的直流供给电流完全与2分频器 200共用。因此，从VC0100和2分频器200的功能来看，由于2分频器200自身的直流供给 电流(电源电流)变为0，因此能够实现低功耗化。另外，由于2分频器200为源极连接型，因此根据差动动作的原理，在连接的源极 节点，即直流供给电流端子(DC路径)230处不会出现交流电流，能够作为纯粹的直流电流 供给至VC0100。由此，2分频器200的动作不会影响VC0100的动作。进一步地，图11的混频器 +VCO的现有技术的结构中的混频器受到来自外界的干扰波的影响，但在本实施例中，对于 2分频器200不存在来自外界的干扰波，因此不存在如上述现有技术那样的VC0100的牵引 和推移现象，在VC0100的动作稳定性上不会出现问题。在图5所示的实施例1的结构中，如前所述，根据偏压端子250的施加电压值来确 定VC0100和分频器200的直流供给电流。在实际的电路中，即使有温度变化和电源电压变化，也要求电路特性，特别是分频器200进行正常动作，因此需要使直流供给电流的变化尽可能小。适当地产生偏压端子250 的偏压存在一定困难。另外，当VC0100的振荡振幅变化时，流入VCO交叉对120的直流电流发生变化， 因此存在分频器200的供给电流也发生变化、并且可确保进行动作的频率范围变窄的可能 性。作为用来避免这一问题的手段，可以考虑在VCO交叉对120的源极连接端安装恒 流源。然而，如果这样做，级联连接(cascode-cormected)的晶体管级数增多，为了使各 级晶体管正常动作，必须增加电源电压。这与低功耗化的目标相反。下面说明的第2实施 例在这一点上进行了改进。<实施例2>图6是示出本发明第2实施例的结构的图。在图6中示出了能够在对图5的结构 不增加电源电压的情况下以恒流源进行动作的结构。如图6所示，在本实施例中，使VCO交 叉对120的nMOS晶体管电容耦合。其中包括nMOS晶体管M14 M16和nMOS晶体管M13， nMOS晶体管14 16在一端与电源连接的基准电流源310的另一端和地(GND)之间级联 连接(cascode-connected)，nM0S晶体管M13的源极接地(GND)，栅极与nMOS晶体管14的 栅极连接，漏极与V⑶交叉对120的nMOS晶体管M11、M12的连接的源极连接，并且nMOS晶 体管M14的栅极与nMOS晶体管M16的漏极连接。nMOS晶体管M13 M16形成电流镜像电 路，并且作为VC0100和分频器220的恒流源发挥作用。另外，与2分频器110的差动输入端子210a、210b连接的nMOS晶体管M10、M9的 工作点由偏压1的施加电压(nMOS晶体管M16的栅极电压)所确定。另外，VCO交叉对120 的晶体管M11、M12的工作点由偏压2的施加电压(nMOS晶体管M15的栅极电源)所确定。其结果是，例如，即使VC0100的振荡输出信号的振幅发生变化，其DC电平也由偏 压2所确定。因此，在VCO交叉对120的nMOS晶体管M11、M12的源极连接端中不会产生DC 电压变化。因此，成为电流镜像的输出(恒流源)的nMOS晶体管M13的漏极电压一定，从 而能够抑制电流(漏极-源极电流)的变化。根据本实施例，能够在不增加电源电压的情况下，电流共用的VC0100和分频器 200实现直流供给电流的稳定化。结果，能够容易地确保分频器200的动作范围，对于实现 低功耗化尤其有效。<实施例3>图7是示出本发明第3实施例的结构的图。在本实施例中，通过将图7中示出的 输出结构作为图5和图6中所示的2分频器110，能够得到正交的输出信号。 参照图7，从分频器200的负载电阻元件R3和R4的输出端220_1获取同相 (Ιη-Phase 同相)的差动信号(相对相位为0度和180度)，从电阻Rl和R2的输出端220_ Q获取正交相(Quadrature Phase 正交)差动信号(相对相位为90度和270度)。能够 作为在移动通信设备中经常使用的正交调制器或正交解调器的正交载波信号来使用。根据 所述结构，能够进一步获得低功耗的效果。<实施例4>图8是示出本发明第4实施例的结构的图。参照图8，本实施例在图6所示的结构中在2分频器200的输出侧连接缓冲放大器400。下面，关于本实施例，对与图6所示的实 施例2的结构的不同之处进行说明。在图8中，缓冲放大器400的直流供给电流与2分频器200的直流供给电流相加 并流入至VC0100的电感器111的中心接头。S卩，VC0100的直流供给电流由2分频器200和 缓冲放大器400所共用。虽然根据应用电路的结构，2分频器110的输出信号供给至PLL(参照图10)的其 它分频器20，但有时该输出信号也供给至混频器(图10中的60)。不论供给到哪一个，由于 加上了负载，因此存在需要一定的驱动能力的情况。因此，存在根据需要来使2分频器110 的输出处具有缓冲放大器(分频器输出放大器)400的情况。图8所示的缓冲放大器400 具有使2分频器200的动作更加稳定的作用效果。对缓冲放大器400的工作原理进行说明。2分频器200的输出信号施加至作为源 极跟随器进行动作的nMOS晶体管M17、M18的栅极，并且在交叉之后通过电容411b、411a进 行电容耦合，从而施加至作为源极连接的差动电路进行动作的nMOS晶体管M19、M20的栅 极。缓冲放大器400的nMOS晶体管M19、M20的源极的连接点和2分频器200的nMOS晶体 管M9、M10的源极的连接点共同连接至直流供给电流端子(DC路径)230，从而连接至电感 器111的中心接头，而且，将nMOS晶体管M17的源极和nMOS晶体管M19的漏极的连接节点 作为输出端子^0a，将nMOS晶体管M18的源极和nMOS晶体管M20的漏极的连接节点作为 输出端子^Ob。源极跟随器结构的nMOS晶体管M17和nMOS晶体管M19作为推挽式晶体管进行动 作，源极跟随器结构的nMOS晶体管M18和nMOS晶体管M20作为推挽式晶体管进行动作。作为2分频器200的输出220，当上升脉冲输入至nMOS晶体管M18的栅极时，下 降脉冲输入至nMOS晶体管M17的栅极，从nMOS晶体管M18流入输出端子^Ob的漏极-源 极间电流(吐出电流)增加，从nMOS晶体管M17流入输出端子^Oa的漏极-源极间电流 减少。另外，此时，在栅极接收电容411b的输出(负极性的微分脉冲)的nMOS晶体管20 的漏极-源极电流(吸收电流)减少，nMOS晶体管M18的漏极-源极电流的输出端子^Ob 的充电作用加强。另一方面，在栅极接收电容411a的输出(微分脉冲)的nMOS晶体管19 的漏极-源极电流增加，nMOS晶体管M19的漏极-源极电流的输出端子^Oa的放电作用 加强。同样地，当上升脉冲输入至nMOS晶体管M17的栅极时，下降脉冲输入至nMOS晶体管 M18的栅极，nMOS晶体管17的漏极-源极间电流增加，nMOS晶体管18的漏极-源极间电 流减少，在栅极接收电容411a的输出(负极性的微分脉冲)的nMOS晶体管19的漏极-源 极电流减少，在栅极接收电容411b的输出(正极性的微分脉冲)的nMOS晶体管M20的漏 极-源极电流增加。其结果，MOS晶体管M20的漏极-源极电流的输出端子^Ob的放电作 用加强，MOS晶体管M17的漏极-源极电流的输出端子^Oa的充电作用加强。即使2分频器200中输入了来自VC0100的振荡输出信号(正弦波信号)，也通过 2分频器200的锁存动作(差动锁存电路的动作)来使差动输出信号为脉冲波形(变形的 脉冲波)。即，2分频器200的输出(差动输出端子220的输出信号)中除了基波(VC0100 的振荡频率的1/2的频率)以外，还包括2倍波、3倍波等的高次谐波分量。该信号经电容 411a、411b进行电容耦合之后，分别施加至nMOS晶体管M19和M20的栅极。基波和奇数倍 的波信号以DC偏压为中心在正侧和负侧对称，因此不会影响DC偏压。2倍波等偶数倍波信
11号对DC偏压产生影响。当2分频器200的输出振幅(差动输出端子220的输出信号的幅度)变大时，由 于偶数倍波信号的存在，DC电平与nMOS晶体管M19、M20的栅极偏压相比也变大。因此，缓 冲放大器400的直流供给电流增加。然而，2分频器200和缓冲放大器400的总电流是直流供给电流端子230的电流， 即与VC0100的直流供给电流相当，并且被设定为恒流源M13的恒定电流值(一定值)。因 此，当缓冲放大器400的直流供给电流增加时，2分频器200的直流供给电流(流入nMOS晶 体管M9、M10的电流的总电流)变小。因此，2分频器200的输出振幅(差动输出端子220 的输出信号的振幅)变小。即，根据本实施例，通过包括缓冲放大器400，能够获得使2分频 器200的输出振幅更稳定，并提高动作稳定性的效果。因此，在将图8所示的2分频器200改变为如图7所示的结构，并在同相 (In-Phase)输出和正交相(Quadrature-Phase)输出分别连接各缓冲放大器的结构的情况 下，能够尤其适用于驱动正交调制器或正交解调器(一般而言这些器件的负载较重)。图9中示出了图5所示的本实施例的电路动作的模拟结果。在图9中，(a)中的 波形a-Ι为图5的晶体管M9的漏极电流M9_Id，a-2为图5的晶体管MlO的漏极电流M10_ Id, a-3为晶体管M9的漏极电流M9_Id+晶体管MlO的漏极电流M10_Id的电流波形。(b) 中的b-Ι是图5中的电感器111的中心接头的电流波形，b-2是电感器111的振荡(共振) 电流波形。(c)中的c-1是2分频器200的反转输出(电压波形)，c_2是2分频器200的 正转输出(电压波形)。(d)中的d-Ι是VC0100的差动输出端子220的输出电压波形，d-2 是VC0100的反转输出电压波形。能够理解(c)中的2分频器200的输出为将(d)中的 VC0100的输出进行2分频的结果；从晶体管M9、M10的源极连接节点即DC路径230向共振 电路110的电感器111的中心接头供给基本一定的直流电流。如上面所说明的，根据本发明，在高频电路中，在不增加电源电压的情况下，使电 流消耗较大的电压控制振荡器(VCO)和分频器共用直流供给电流，从而对于实现低功耗化 具有显著的效果。另外，不但使VCO和分频器共用电源电流，还能够使VCO和分频器更稳定地动作。此外，上述实施例中，尽管以构成VCO交叉对120的晶体管、构成分频器200的晶 体管、构成偏压及恒定电流电路300的晶体管为nMOS晶体管的结构进行了说明，但还可以 改变极性，由PMOS晶体管来构成。另外，不用说，电压控制振荡器的结构不限于上述的结构 等。另外，尽管在上述实施例中以MOS晶体管为例进行了说明，但还可以由双极晶体管(双 极结型晶体管)来构成。在这种情况下，图5的Ml M12由npn型双极晶体管构成，直流 供给电流端子230连接至双极晶体管的共同连接的发射极。同样地，图6的晶体管M13 M16也由npn型双极晶体管构成。进一步地，缓冲放大器400的晶体管M17 M20也由npn 型双极晶体管构成，晶体管M17、M18作为射极跟随器进行动作。下面，对权利要求和实施方式的对应进行说明。此外，括号内的附图标号用来对本 发明的结构进行说明而不应解释为用来限定本发明。本发明所涉及的装置包括振荡器和包含差动对(M9，M10)的电路Q00，300)，振荡 器包括电感器(L)和电容(C)并联连接的共振电路(110，110A)，差动对(M9，M10)中输入 所述振荡器的振荡输出信号，并且，差动对(M9，M10)构成始于第1电源侧的第1、第2电流路径，所述第1、第2电流路径的与所述第1电源相反侧的各一端共同连接，并且连接至所述 振荡器的所述电感器(L)的中点(中心接头)，其中，在第2电源(GND)和所述第1电源之 间级联配置振荡器和包含差动对(M9，M10)的电路000，300)。包含所述差动对(M9，M10)的电路构成分频器(200)。构成所述差动级的第1晶体管对(M9，M10)的控制端子(栅极端子)中差动输入 所述共振电路两端的输出，所述第1晶体管对的第2端子(源极端子)共同连接并连接至 所述振荡器的电感器(111)的中点，并构成所述电流路径的与所述第1电源相对侧的一端 O30)，所述第1晶体管对(M9，M10)的第1端子连接至朝向所述第1电源侧的路径。振荡器(100)包括第1、第2晶体管(M11，M12)，所述第1、第2晶体管(M11,M12) 的第1端子分别连接至所述共振电路(110)的两端，第2端子共同连接至所述第2电源，所 述第1、第2晶体管的控制端子(栅极端子)分别交叉连接至所述第2、第1晶体管的第1 端子(漏极端子)。在振荡器(100)中，共振电路(110)的所述电容包括在所述电感(111)的两端之 间串联连接的第1、第2可变电容元件(112a，112b)，在所述第1、第2可变电容元件的连接 点处施加控制电压(113)。所述差动级的所述第1晶体管对(M9，M10)的控制端子(栅极端子)分别与所述 共振电路(Iio)两端的输出交流连接，并且分别经由第1、第2电阻(图5的^K)a、260b)连 接至第1偏压供给端子(图5的250)。在振荡器(100)中，第1、第2晶体管(M11、M12)的控制端子(栅极端子)分别经 由第5、第6电容(图6中的121b、121a)交叉连接至第2、第1晶体管(M12、Mil)的第1 端子(漏极端子)，所述第1、第2晶体管(Mil、M12)的控制端子(栅极端子)分别经由第 3、第4电阻(图6中的12h、122b)连接至第2偏压供给端子(偏压2)。分频器Q00)的 第1、第2输入端分别经由第1、第2电阻(图6中的^K)a、260b)连接至第1偏压供给端子 (偏压1)。而且，在本发明中，还包括偏压以及恒定电流电路(图6的300)。在本发明中，偏压及恒定电流电路(图6的300)包括第3晶体管(M13)、基准电流 源(310)以及第4至第6晶体管(M14 M16)，其中第3晶体管(M13)连接在振荡器(100) 的第1、第2晶体管(Mil，M12)的共同连接的第2端子(源极端子)和第2电源(GND)之 间，基准电流源(310)的一端连接至第1电源，第4至第6晶体管(M14 M16)在基准电流 源(310)的另一端和第2电源(GND)之间级联连接，第4晶体管(M14)的控制端子(栅极 端子)连接至第3晶体管(MU)的控制端子(栅极端子)，并且连接至基准电流源(310)的 另一端和第6晶体管(M16)的连接点。第6晶体管(M16)的控制端子(栅极端子)和第5 晶体管(M15)的控制端子(栅极端子)分别为所述第1偏压供给端子(偏压1)和所述第 2偏压供给端子(偏压2)。在本发明中，分频器(200)包括触发器，该触发器包含第2端子(源极)彼此在所 述差动级的第1晶体管对(M9，M10)的各所述第1端子(漏极端子)处连接的晶体管对。在本发明中，分频器(200)包括第9、第10晶体管(图5的M9、M10)，所述第9、 第10晶体管的控制端子(栅极端子)连接至所述第1、第2输入端Ql0b、210a)，第2端子 相互间连接，并作为所述分频器的第2供电端子连接至所述振荡器的所述共振电路；第11、 第14晶体管(图5的Ml，M4)，所述第11、第14晶体管的第2端子(源极端子)共同连接至第10晶体管(MlO)的第1端子(漏极端子)；第12、第13晶体管(图5的M2，M3)，所 述第12、第13晶体管的第2端子(源极端子)共同连接至所述第9晶体管(M9)的第1端 子(漏极端子)；第15、第18晶体管(图5的M5，M8)，所述第15、第18晶体管的第2端子 (源极端子)共同连接至所述第9晶体管(M9)的第1端子(漏极端子)；第16、第17晶体 管(图5的M6、M7)，所述第16、第17晶体管的第2端子(源极端子)共同连接至所述第10 晶体管(MlO)的第1端子(漏极端子)。在本发明中，第11、第12晶体管(M1，M2)的第1端子(漏极端子)、以及第13、第 18晶体管(M3，M8)的控制端子(栅极端子)共同连接，并且连接至第1负载元件(图5的 Rl)的一端。在本发明中，第13、第14晶体管(M3，M4)的第1端子(漏极端子)、以及所述 第12、第15晶体管(M2，M5)的控制端子(栅极端子)共同连接，并且连接至第2负载元件 (图5的R2)的一端。在本发明中，第15、第16晶体管(M5，M6)的第1端子(漏极端子)、 以及所述第14、第17晶体管(M4，M7)的控制端子(栅极端子)共同连接，并且连接至第3 负载元件(图5的R3)的一端。在本发明中，第17、第18晶体管(M7，M8)的第1端子(漏 极端子)、以及第11、第16晶体管(M1，M6)的控制端子(栅极端子)共同连接，并且连接至 第4负载元件(图5的R4)的一端。在本发明中，第1至第4负载元件(R1、R2、R3、R4)的另一端共同连接，并作为所述 分频器(200)的第1供电端子连接至所述第1电源。所述第3、第4负载元件(R3、R4)的 一端连接至差动输出对(图5的220)。在本发明中，还可以构成为从第3、第4负载元件(R3、R4)的一端差动输出 同相αη-Phase)信号，并且从所述第1、第2负载元件(Rl、R2)的一端差动输出正交 (Quadrature)信号(参照图 7)。在本发明中，还可以构成为在所述第1电源和分频器(200)的第2供电端子(230) 之间包括缓冲放大器(图8的400)，所述缓冲放大器中输入分频器O00)的输出。缓冲放 大器(400)包括第7、第8晶体管(图8的M17、M18)以及第19、第20晶体管(图8的M19、 M20)，第7、第8晶体管连接至所述第1电源，分别接收分频器O00)的差动输出，并形成源 极跟随器；第19、第20晶体管连接在所述第7、第8晶体管(M17、M18)的输出和所述分频器 的第2供电端子之间，第19、第20晶体管(M19、M20)的控制端子(栅极端子)分别经由第 5、第6电容(图8的411a、411b)连接至所述第8、第7晶体管(M18、M17)的控制端子(栅 极端子)，并且经由第3、第4电阻(图8的R5、R6)连接至第1偏压供给端子(偏压1)。此外，通过引用将上述各专利文献的公开内容包括在本说明书中。能够在本发明 的所有公开(包括权利要求书)的范围内进一步根据其基本技术思想来对实施方式或实施 例进行改变和调整。另外，能够在本发明权利要求书的范围内对公开的要素进行多种组合 或选择。也就是说，在本发明中，当然包括了本领域技术人员根据包含权利要求书的范围在 内的所有公开、技术思想所能得到的各种变形和修改。
权利要求
1.一种振荡器复合电路，其特征在于，在第1电源和第2电源之间级联配置有振荡器和包含差动对的电路，所述振荡器具有包括电感器和电容的并联电路的共振电路，所述差动对中输入有所述振荡器的振荡输出信号，并且所述差动对分别构成始于所述 第1电源侧的第1电流路径和第2电流路径，所述第1电流路径和第2电流路径的与所述 第1电源相反侧的各一端共同连接，并且连接至所述振荡器的所述电感器的中点。
2.根据权利要求1所述的振荡器复合电路，其特征在于，包括分频器，该分频器具有所述包含差动对的电路。
3.根据权利要求2所述的振荡器复合电路，其特征在于，所述差动对包括第1晶体管对，所述第1晶体管对的控制端子中差动输入所述共振电 路的两端的输出，所述第1晶体管对的第2端子构成所述第1电流路径和第2电流路径的与所述第1电 源相反侧的各一端，并且所述第2端子共同连接并连接至所述振荡器的电感器的中点，所述第1晶体管对的第1端子构成所述第1电流路径和第2电流路径的所述第1电源 侧的各一端。
4.根据权利要求3所述的振荡器复合电路，其特征在于，所述振荡器包括第1晶体管和第2晶体管，所述第1晶体管和第2晶体管的第1端子 分别连接至所述共振电路的两端，所述第1晶体管和第2晶体管的第2端子共同连接至所 述第2电源，所述第1晶体管和第2晶体管的控制端子分别交叉连接至所述第2晶体管和 第1晶体管的第1端子。
5.根据权利要求4所述的振荡器复合电路，其特征在于，所述第1晶体管和第2晶体管的控制端子分别经由电容交叉连接至所述第2晶体管和 第1晶体管的第1端子，并且接收偏压。
6.根据权利要求4所述的振荡器复合电路，其特征在于，在所述振荡器中，所述共振电路的所述电容包括在所述电感器的两端之间串联连接的 第1可变电容元件和第2可变电容元件，向所述第1可变电容元件和第2可变电容元件的 连接点施加控制电压。
7.根据权利要求3所述的振荡器复合电路，其特征在于，所述第1晶体管对的控制端子分别与所述共振电路的两端的输出交流连接，并且分别 经由第1电阻、第2电阻连接至第1偏压供给端子。
8.根据权利要求4所述的振荡器复合电路，其特征在于，所述第1晶体管对的控制端子分别经由第1电阻、第2电阻连接至第1偏压供给端子，在所述振荡器中，所述第1晶体管和第2晶体管的控制端子分别经由第5电容、第6电 容交叉连接至所述第2晶体管和第1晶体管的第1端子，所述第1晶体管和第2晶体管的 控制端子分别经由第3电阻、第4电阻连接至第2偏压供给端子，所述振荡器复合电路还包括偏压及恒定电流电路，所述偏压及恒定电流电路包括第3晶体管，连接在所述振荡器的所述第1晶体管和第2晶体管的共同连接的第2端 子与所述第2电源之间；基准电流源，其一端连接至所述第1电源；以及第4晶体管至第6晶体管，在所述基准电流源的另一端和所述第2电源之间级联连接， 所述第4晶体管的控制端子连接至所述第3晶体管的控制端子，并且连接至所述基准 电流源的另一端和所述第6晶体管的连接点，所述第6晶体管的控制端子和第5晶体管的控制端子分别为所述第1偏压供给端子和 所述第2偏压供给端子。
9.根据权利要求2所述的振荡器复合电路，其特征在于，所述分频器包括至少一个触发器，所述触发器包含第2端子彼此在所述第1晶体管对 的各所述第1端子处连接的晶体管对。
10.根据权利要求2所述的振荡器复合电路，其特征在于， 所述分频器包括第9晶体管和第10晶体管，所述第9晶体管和第10晶体管的控制端子连接至第1输 入端和第2输入端，所述第9晶体管和第10晶体管的第2端子相互连接，并连接至所述振 荡器的所述共振电路的电感器的中点，所述第9晶体管和第10晶体管构成所述第1晶体管 对；第11晶体管和第14晶体管，所述第11晶体管和第14晶体管的第2端子共同连接至 所述第10晶体管的第1端子；第12晶体管和第13晶体管，所述第12晶体管和第13晶体管的第2端子共同连接至 所述第9晶体管的第1端子；第15晶体管和第18晶体管，所述第15晶体管和第18晶体管的第2端子共同连接至 所述第9晶体管的第1端子；以及第16晶体管和第17晶体管，所述第16晶体管和第17晶体管的第2端子共同连接至 所述第10晶体管的第1端子，所述第11晶体管和第12晶体管的第1端子、以及所述第13晶体管和第18晶体管的 控制端子共同连接，并且连接至第1负载元件的一端，所述第13晶体管和第14晶体管的第1端子、以及所述第12晶体管和第15晶体管的 控制端子共同连接，并且连接至第2负载元件的一端，所述第15晶体管和第16晶体管的第1端子、以及所述第14晶体管和第17晶体管的 控制端子共同连接，并且连接至第3负载元件的一端，所述第17晶体管和第18晶体管的第1端子、以及所述第11晶体管和第16晶体管的 控制端子共同连接，并且连接至第4负载元件的一端，所述第1负载元件至第4负载元件的另一端共同连接，共同连接点作为所述分频器的 第1供电端子连接至所述第1电源，所述第3负载元件和第4负载元件的一端连接至差动输出端子。
11.根据权利要求10所述的振荡器复合电路，其特征在于，作为所述分频器的输出，从所述第3负载元件和第4负载元件的一端差动输出同相信 号，并且从所述第1负载元件和第2负载元件的一端差动输出正交信号。
12.根据权利要求2所述的振荡器复合电路，其特征在于，在所述第1电源和所述差动对的与所述第1电源相反侧的共同连接的所述一端之间具有缓冲电路，所述缓冲电路将所述分频器的输出作为输入。
13.根据权利要求10所述的振荡器复合电路，其特征在于， 所述振荡器复合电路包括第7晶体管和第8晶体管，所述第7晶体管和第8晶体管连接至所述第1电源，分别接 收所述分频器的差动输出，并输出跟随于输入电压的电压；和第19晶体管和第20晶体管，所述第19晶体管和第20晶体管分别连接在所述第1晶 体管对的第2端子间的连接点和所述共振电路的电感器的中点的连接点、与所述第7晶体 管和第8晶体管的输出之间，所述第19晶体管和第20晶体管的控制端子分别经由第5电容、第6电容连接至所述 第8晶体管和第7晶体管的控制端子，并且经由第3电阻、第4电阻连接至所述第1偏压供 给端子，从所述第7晶体管和第19晶体管的连接点、所述第8晶体管和第20晶体管的连接点 输出差动信号。
14.一种半导体装置，其特征在于， 包括权利要求1所述的振荡器复合电路。
15.一种通信装置，其特征在于， 包括权利要求1所述的振荡器复合电路。
16.一种电流再利用方法，其特征在于，在第1电源和第2电源之间级联配置有振荡器和包含差动对的电路， 所述振荡器具有包括电感器和电容的并联电路的共振电路，所述差动对中输入有所述振荡器的振荡输出信号，并且所述差动对形成始于所述第1 电源侧的第1电流路径和第2电流路径，所述第1电流路径和第2电流路径的与所述第1 电源相反侧的各一端共同连接，并且连接至所述振荡器的所述电感器的中点，所述振荡器将从所述包含差动对的电路的所述第1电流路径和第2电流路径的共同连 接的所述一端供给的电流用作所述振荡器的电源电流。
全文摘要
一种振荡器复合电路、半导体装置以及电流再利用方法，避免振荡器的不稳定动作并实现低功耗化。在地和电源之间级联配置振荡器(100)和包含差动对的分频器(200)，所述振荡器(100)具有包括电感器(111)和电容(112)的共振电路(110)，所述差动对中输入所述振荡器的振荡输出信号，并且构成始于电源侧的电流路径，所述电流路径的与所述第1电源相反侧的一端连接至所述振荡器的所述电感器(111)的中点，将从分频器(200)的直流供给电源端子(230)流入地侧的直流电源电流用作振荡器(100)的电源电流。
文档编号H03D7/14GK102111110SQ201010621680
公开日2011年6月29日 申请日期2010年12月28日 优先权日2009年12月28日
发明者王建钦 申请人:瑞萨电子株式会社