专利名称：局部金属硅化的取代栅极的制作方法
技术领域：
本发明涉及半导体元件工艺，特别是涉及互补性金属氧化物半导体(Complementary Metal-Oxide Semiconductor；CMOS)晶体管的工艺。
背景技术：
当今的金属氧化物半导体场效晶体管(Metal-Oxide-SemiconductorField-Effect Transistors；MOSFET)一般是利用多晶硅(Polysilicon)所制成的栅极(Gate)。利用多晶硅栅极的金属氧化物半导体场效晶体管有一个缺点，此缺点为影响多晶硅栅极的空乏效应(Depletion Effect)。在反转阶段(Inversion)，多晶硅栅极一般都会产生载子(Carrier)在多晶硅邻近栅极介电质(Gate Dielectric)的区域空乏化。空乏效应降低了结合多晶硅栅极的金属氧化物半导体场效晶体管的有效栅极电容(Effect Gate Capacitance)。而一般工业产品理想上是期望金属氧化物半导体场效晶体管含有高单位的栅极电容。随着栅极电容越高，栅极电容器的两边也就累积了更多的电荷，也因此有更多的电荷累积在信道中。随着更多的电荷累积在信道中，当晶体管偏压时漏极(Drain)与源极(Source)之间的电流流动率也就更高。
图1所示为含有多晶硅所制成的栅极电极8的金属氧化物半导体场效晶体管。因为是使用多晶硅所制成的栅极电极8，空乏效应将使带电荷的载子累积在栅极电极8与栅极介电质2的交界面4附近。因此，有效栅极电容也就随之而降低。这是由于在有电荷累积的栅极介电质2两端的有效距离增加之故。而隔开电荷的栅极介电质2两端的有效距离增长，是因为在多晶硅所制成的栅极电极8中邻近交界面4的区域空乏电荷。同样地，多晶硅所制成的栅极电极8也将造成有效栅极电容降低。
金属硅化的栅极(Silicide Metal Gates)已经被发现是可以在金属氧化物半导体场效晶体管中替代多晶硅所制成的栅极。图2所示为含有多晶硅硅化的栅极的金属氧化物半导体场效晶体管的剖面图。此栅极含有金属硅化层10在由多晶硅所制成的栅极电极8之上。而由于在硅化作用(Silicidation)之下，上述多晶硅所制成的栅极电极8一般而言都是存在的。当金属硅化层10降低栅极电阻的同时，电荷仍然在多晶硅所制成的栅极电极8与栅极介电质2之间的交界面4附近是缺乏的，也因此造成了较小的有效栅极电容。
完全金属硅化的栅极(Fully Silicide Gates)是为了解决上述种种的问题而发展的。此完全金属硅化的栅极可以如同纯金属栅极一般地消除栅极空乏效应。完全金属硅化的栅极一般而言是由以下步骤所制成。首先，形成金属硅化层在源极与漏极的区域上，并且加上硬式罩幕以防止金属硅化层形成于栅极之上。在沉积氧化物(Oxide)或氮化物(Nitride)所组成的内衬之后，再对栅极实施化学机械研磨(Chemical MachinePolishing；CMP)使栅极内的多晶硅露出。接着，形成第二金属硅化层在栅极上以制成金属硅化的栅极(Silicide Metal Gate)。
传统的金属硅化的栅极形成工艺有一些缺点。无论是不完全的栅极硅化与栅极硅化相的变异都是严峻的挑战。不均匀的硅化将影响元件功能、阈值电压(Threshold Voltage)、氧化硅相当厚度(Equivalent OxideThickness)、栅极漏电流(Gate Leakage)与栅极电阻(GateResistance)。图3所示为硅化工艺变异的例子。金属氧化物半导体场效晶体管11与13是分别在含有不同元件密度的区域所制做。由于化学机械研磨工艺的变异，栅极电极14与16的厚度并不一致。在硅化工艺期间，厚度变异Hv将造成过度硅化或者是硅化程度不足。小型的元件也许是可以被完全硅化，然而在相同工艺条件下的大型元件却未必如此。而栅极变异也可能来自于N型金属氧化物半导体与P型金属氧化物半导体的不同。举例来说，即便是在使用相同的工艺条件下，N型金属氧化物半导体的栅极厚度为210，然而P型金属氧化物半导体的栅极厚度却有530。这种厚度的变异是由于不同的多晶硅掺杂型态。而这种由于不同的多晶硅掺杂型态所造成的厚度变异对于硅化工艺而言是太大了，以致于不能将N型金属氧化物半导体与P型金属氧化物半导体在同一时间硅化。另外一个硅化工艺的变异是由于晶片的水平度。在反蚀刻多晶硅的栅极工艺之后，在晶片中央与晶片边缘的不同元件内的多晶硅高度差将高达100。
除了上述这些硅化工艺的变异以外，传统的金属硅化的栅极工艺还有复杂、增加成本与减少产出的缺点。也因此需要一种新的完全金属硅化的栅极的形成工艺。
发明内容
因此本发明的目的就是提供一种在互补性金属氧化物半导体晶体管中的完全金属硅化的栅极的形成工艺，用以制造出含有均匀厚度的金属硅化的栅极。
根据本发明的上述目的，提出一种可以制造出含有均匀厚度的金属硅化的栅极的工艺。首先，形成栅极介电质在基材之上。之后，再形成含硅层在上述栅极介电质之上。接着，形成介电层在上述含硅层之上。然后，再形成顶层在上述介电层之上。将栅极介电层、含硅层、介电层与顶层图案化为栅极堆，再沿着此栅极堆的一边形成间隙壁。最后，去除顶层与介电层，之后再沉积金属层在含硅层之上并且硅化此金属层。在栅极形成之后，经由上述的工艺所产出的栅极电极的上表面低于间隙壁的上缘。
依照本发明的一较佳实施例所述，无论晶体管是属于N型金属氧化物半导体晶体管或P型金属氧化物半导体晶体管、在元件密度高或较低的区域及是位于晶片的中央或边缘，都将拥有大体上一致的高度。栅极的硅化工艺也因此更容易被控制。
为让本发明的上述和其它目的、特征、优点与实施例能更明显易懂，对附图的详细说明如下
图1所示为传统多晶硅栅极晶体管；图2所示为传统含有部分金属硅化栅极的晶体管；图3所示为栅极的厚度变异的例子；以及图4到图16，所示为本发明的一较佳实施例的完全金属硅化栅极的部分工艺示意图。
主要元件符号说明2栅极介电质37箭头4交界面38顶层6源极与漏极40轻掺杂的源极与漏极区8栅极电极 44间隙壁10金属硅化层 45源极与漏极区11金属氧化物半导体场效 50光刻胶晶体管 54金属层13金属氧化物半导体场效 56金属硅化层晶体管 57源极与漏极区金属硅化层14栅极电极 58接触蚀刻中止层16栅极电极 60内层介电层32基材 62接点33栅极介电质34含硅层36栅极蚀刻中止层
具体实施例方式
如何使用与制造本发明的较佳实施例将在随后被详细地讨论。然而，值得注意得是本发明提供了许多可实行的概念，并且可以根据特定的组合变化具体化此概念。以下所讨论的几个实施例仅仅是以特定的方式来阐述本发明的使用与制造，且此实施例并不限制本发明的范围。
请参照图4到图16，其所示为本发明的一较佳实施例的部分工艺示意图。请参照图4，基材32较佳地为半导体。若基材32是由硅所制成则更佳，无论是硅晶片(Bulk Silicon Wafer)或是在绝缘层上形成硅层如同众所周知的绝缘层上覆硅(Silicon-on-Insulator；SOI)结构。此外也可以由其它的半导体或绝缘材料来形成基材32，如应变硅(StrainedSilicon)、应变绝缘层上覆硅(Strained Silicon-on-Insulator)、硅锗(Silicon-Germanium)、应变硅锗(Strained Silicon-Germanium)、绝缘层上覆硅锗(Silicon-Germanium on Insulator)、锗(Germanium)、应变锗(Strained Germanium)、绝缘层上覆锗(Germanium on Insulator；GeOI)、应变绝缘层上覆锗(StrainedGermanium on Insulator)、应变半导体(Strained Semiconductor)、化合物半导体(Compound Semiconductor)与多层半导体(Multi-Layers Semiconductor)所制成。
在基材32之上形成栅极介电质33。在一较佳实施例中，栅极介电质33包含有介电常数(dielectric values)约大于9的材料，如氧化物(Oxide)、氮氧化物(Oxy-Nitride)、含氧原子的介电质、含氮原子的介电质与其组合物及多层结构。在其它的实施例中，栅极介电质33亦可包含有介电常数约大于9的材料，如二氧化铪(HfO2)、硅化铪(HFSiOx)、氧化锆(ZrO2)、三氧化二铝(Al2O3)、二氧化钛(TiO2)、氧化坦(Ta2O5)、氧化镧(La2O3)、氧化铈(CeO2)、硅化铋(Bi4Si2O12)、三氧化钨(WO3)、氧化钇(Y2O3)、铝酸镧(LaAlO3)、钛酸锶钡(Ba1-xSrxTiO3，x＜1)、钛酸铅(PbTiO3)、钛酸钡(BaTiO3)、钛酸锶(SrTiO3)、锆酸铅(PbZrO3)、钛酸锶铅(PST)、锌铌酸铅(PZN)、锆钛酸铅(PZT)、镁铌酸铅(PMN)、金属氧化物、金属硅酸盐类、金属氮化物、过渡金属氧化物、过渡金属硅酸盐类、过渡金属氮化物与其组合物以及多层结构。
在栅极介电质33上沉积含硅层34。在此较佳实施例中，含硅层34为多晶硅层。亦或在其它实施例中，含硅层34亦可包含至少一层的含硅材料以及其它一个或数个的基底层。此含硅材料位于含硅层34的顶端，并且由多晶硅制成较佳，但亦可为非晶硅制成。于含硅材料之下的一个或数个基底层可由氧化物、氮氧化物、氮化硅或者是上述物质的组合物所制成。为了方便说明，在此较佳实施例中将含硅层34视为多晶硅层，虽然它亦可能是由合成物所组成。此由多晶硅所制成的含硅层34的较佳厚度约为50～1500，若在约100～400之间则更佳。
图5所示为栅极蚀刻中止层(Gate Etch Stop Layer；GESL)36，其形成在含硅层34之上。在此较佳实施例中，栅极蚀刻中止层36是由氧化物所制成。在其它实施例中，栅极蚀刻中止层36也可以由介电质所制成，如多晶硅、氮氧化硅(SiON)、氮化硅(SiN)或者为上述物质的组合物。栅极蚀刻中止层36的较佳厚度约在10～100之间，若在于约30～60之间则更佳。栅极蚀刻中止层36是用来在之后的步骤防止位于此栅极蚀刻中止层36下的含硅层34被蚀刻。栅极蚀刻中止层36可以区域氧化法(Local Oxidation)或其它已知的方法来制成。
栅极蚀刻中止层36与多晶硅所制成的含硅层34在此时均被预置掺杂如图6中的箭头37所示。而掺杂物(Dopant)随着金属氧化物半导体晶体管的型态而有所不同。对N型金属氧化物半导体晶体管来说，掺杂物即可能为锑(Antimony)、砷(Arsenic)或磷(Phosphorous)。对P型金属氧化物半导体晶体管来说，掺杂物则可能为硼(Boron)、铟(Indium)或铝(Aluminum)。掺杂浓度(Doping Concentration)最好在约每平方厘米有1×1015～9×1017个之间。掺杂含硅层34是为了确保无论是N型金属氧化物半导体晶体管亦或是P型金属氧化物半导体晶体管均能在完全硅化后有正确的功能。
图7所示为沉积在栅极蚀刻中止层36上的顶层38。在此较佳实施例中，顶层38是由多晶硅所制成。但在其它众多实施例中，顶层38也可能为介电质层。然而，制做此介电质层的材料与前述的栅极蚀刻中止层36是不同的，如此一来便可针对顶层38实施有选择性的蚀刻工艺并且在栅极蚀刻中止层36停止蚀刻。顶层38的较佳厚度为约100～1200之间，若在约500～1000之间则更佳。
参照图8，依上述步骤所制成的叠层结构均被图案化及蚀刻成栅极堆，其中此叠层结构由前述的顶层38、栅极蚀刻中止层36、由多晶硅所制成的含硅层34以与栅极介电质33所组成。此外也可以选择性地实施布植工艺来形成轻掺杂的源极与漏极区(Lightly Doped Source/Drain；LDD)40。
图9所示为一对沿着含有栅极介电质33、含硅层34、栅极蚀刻中止层36及顶层38的栅极堆的边缘形成的间隙壁(Spacer)44。此间隙壁44是用来在之后的漏极与源极形成工艺中当做自动准直罩幕。间隙壁44可能是由一些众所周知的工艺所制造，如对包含基材32与顶层38的整体区域沉积一层介电质，再实施非等向性蚀刻以去除水平表面的介电质并且留下间隙壁44。间隙壁44所使用的材料可能是氧化物、氮氧化物、与其组合物以及多层结构。此间隙壁44的厚度最好少于约600。值得注意的是，间隙壁44的材料应与之间所述的顶层38不同，如此一来有选择性的蚀刻工艺方可顺利施行。
在本较佳实施例中，源极与漏极区45借着在基材32内植入特定的掺杂物而形成的。在其它实施例中，源极与漏极区45亦可借着在在基材32上形成数个凹槽，并且在此凹槽中磊晶成长半导体材料。以上所提及的源极与漏极区45的形成方法都是一些众所周知的工艺。
图10所示为光刻胶50位于之前工艺所形成的结构之上。参照图11，光刻胶50保护了除顶层38以外的区域，并使顶层38露出。这使得经过选择性蚀刻工艺之后，之前所述的顶层38将会被去除。由于间隙壁44的材料与顶层38是不同的，因此也就避免了对侧向间隙壁44的蚀刻。而栅极蚀刻中止层36也保护在栅极蚀刻中止层36之下的含硅层34被蚀刻。光刻胶50在此时将被完全地去除。参照图12，栅极蚀刻中止层36将在之后被有选择性的蚀刻，也因此使由多晶硅所制成的含硅层34露出。在其它实施例中，栅极蚀刻中止层36也可以在去除光刻胶50之前即被蚀刻。
图13所示为金属层54被整体地沉积在含硅层34、间隙壁44、以及源极与漏极区45之上。金属层54的较佳材料为过渡金属，如钴、钛、镍、钨、铂、锆以及类似的材料。而沉积金属层54的工艺则可以是化学气相沉积(Chemical Vapor Deposition；CVD)、溅镀(sputterdeposition)以及物理气相沉积(Physical Vapor Deposition；PVD)，然而其它的化学气相沉积工艺如原子层气相沉积(Atomic LayerChemical Vapor Deposition；ALCVD)、有机金属化学气相沉积(MetalOrganic Chemical Vapor Deposition；MOCVD)以及等离子体增强化学气相沉积(Plasma Enhanced Chemical Vapor Deposition；PECVD)也是可能被使用的。参照图14，元件将在此时被加热，这将造成金属层54与在金属层54之下的含硅层34反应而形成金属硅化层56。硅化工艺是要被控制到此金属硅化层56恰好到达之前所述的含硅层34的底部，并且没有过分硅化产生。由于含硅层34的厚度在同一片晶片上是均匀的，因此金属硅化层56在整片晶片上肯定是均匀的。接着，如同众所周知的技术，使用不会对金属硅化层56、间隙壁44与基材32蚀刻的蚀刻剂来去除未反应的金属。而剩余的部分将会成为金属硅化层56，而在源极与漏极区域也在同一时间形成源极与漏极区金属硅化层57。
图14所示为介于金属硅化层56与间隙壁44之间的高度差Hd，此高度差Hd是由于去除顶层38与栅极蚀刻中止层36所造成的。高度差Hd的高度以大于约200较佳。至于金属硅化层56的高度则以少于约700较佳，若能低于约500则更佳。此外，金属硅化层56的高度为间隙壁44的高度约5％～90％之间则较佳，若能在10％～35％之间则更佳。
图15所示为接触蚀刻中止层58在此时形成以覆盖之前所述的金属硅化层56、间隙壁44以及源极与漏极区金属硅化层57。此接触蚀刻中止层58是为了保护在接触蚀刻中止层58以下的区域在之后所要进行的源极、漏极和栅极间的电气接点工艺中免受蚀刻的影响。
图15也所示为内层介电层(Inter-Level Dielectric；ILD)60沉积在接触蚀刻中止层58之上，而此层有时也称为金属化前介电层(Pre-Metal Dielectric；PMD)或者是金属层间介电层(Inter-MetalDielectric；IMD)。此内层介电层60的材料则以磷硅玻璃较佳，或者其它已知的介电质亦可。此内层介电层60的功能是提供晶体管与上层金属导线之间的绝缘。图16所示为在位于此内层介电层60的接点62形成后的整个元件。未在图中表示的光刻胶材料可能在内层介电层60之上形成并且图案化，目的为形成接点62，而此接点62的功能是用来接触做为栅极的金属硅化层56。值得注意的是，接触蚀刻中止层58是在蚀刻内层介电层60的工艺中做为蚀刻中止层之用，也因此保护了在接触蚀刻中止层58下方的金属硅化层56。接着，此时将蚀刻在接点开口处露出的接触蚀刻中止层58，此工艺以使用活性离子蚀刻(reactive ion etching；RIE)较佳。由于接触蚀刻中止层58相对于内层介电层60是相当地窄的，工艺控制与终点侦测也将要更加地精确，也因此限制了过分蚀刻穿透在接触蚀刻中止层58之下的金属硅化层56发生的可能性。在同一时间接点62也将形成，虽然图中并没有表示，但接触源极与漏极的接点也是可以形成的。
由上述本发明的较佳实施例可知，金属硅化层56的厚度对于整个元件来说都是一致的。对于整个芯片来说，不同的晶体管上的栅极内的金属硅化层也大体上是一致的。为了保证在整个芯片上金属硅化层的厚度大体上是一致的，不但之前所述的含硅层34厚度要低，并且在金属硅化层56形成之前该含硅层34的厚度也必需是一致的。此外，形成与去除栅极蚀刻中止层36与顶层38所创造出来的含硅层34必需拥有一致的厚度。这些条件依次地确保无论是属于P型金属氧化物半导体晶体管或N型金属氧化物半导体晶体管、在元件密度高或较低的区域、位于晶片的中央或边缘以及位于大图样区或小图样区，此金属硅化层厚度差都将是相当低的，并且较佳的金属硅化层厚度差约少于80，更佳的金属硅化层厚度差则少于30。
虽然本发明已以一较佳实施例披露如上，然其并非用以限定本发明，任何所属领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与改进，因此本发明的保护范围当视权利要求所界定者为准。
权利要求
1.一种集成电路，其特征是该集成电路至少包含多个第一晶体管；多个第二晶体管；其中，每一上述第一晶体管与第二晶体管分别包含栅极，该栅极包含实质上完全金属硅化的栅极电极，该栅极电极包含顶表面、栅极介电质以及间隙壁，该间隙壁包含顶边；其中，每一上述第一晶体管与第二晶体管的该栅极电极包含一厚度，该厚度低于相对应的该间隙壁的高度；以及其中，该第一晶体管的该栅极电极的该厚度与该第二晶体管的该栅极电极的该厚度相同。
2.根据权利要求1所述的集成电路，其特征是该基材包含的材料选自于由绝缘层上覆硅、绝缘层上覆硅锗、绝缘层上覆锗、应变半导体与上述材料的结合体以及多层结构所构成的族群。
3.根据权利要求1所述的集成电路，其特征是该栅极介电层至少包含介电常数大于9的材料。
4.根据权利要求1所述的集成电路，其特征是该栅极电极的高度低于700。
5.根据权利要求1所述的集成电路，其特征是该栅极电极的该顶表面低于该间隙壁的顶边，且该栅极电极的该顶表面与该间隙壁的该顶边的高度差大于200。
6.根据权利要求1所述的集成电路，其特征是该栅极电极的高度在相对应的该间隙壁的高度的10％～35％之间。
7.根据权利要求1所述的集成电路，其特征是该间隙壁的宽度小于600。
8.根据权利要求1所述的集成电路，其特征是任一上述第一晶体管的该栅极电极与任一上述第二晶体管的该栅极电极的厚度差小于80。
9.根据权利要求8所述的集成电路，其特征是上述第一晶体管为N型金属氧化物半导体晶体管，以及上述第二晶体管为P型金属氧化物半导体晶体管。
10.根据权利要求8所述的集成电路，其特征是上述第一晶体管包含掺杂物，该掺杂物选自于由锑、砷与磷所组成的族群。
11.根据权利要求8所述的集成电路，其特征是上述第一晶体管至少包含有掺杂物，该掺杂物选自于由硼、铟或铝所组成的族群。
12.根据权利要求8所述的集成电路，其特征是上述第一晶体管是位于元件密度较高的区域，上述第二晶体管是位于元件密度较低的区域。
13.一种形成金属硅化的栅极的方法，其特征是至少包含下列步骤形成栅极介电质在基材之上；形成含硅层在该栅极介电质之上；形成介电层在该含硅层之上；形成顶层在该介电层之上；图案化该栅极介电质、该含硅层、该介电层与该顶层以成为栅极堆；形成间隙壁在该栅极堆的一个侧边上，且该间隙壁含有一个顶边；去除该顶层与该介电层；形成金属层在该含硅层之上；以及硅化该含硅层与该金属层以形成金属硅化的栅极电极。
14.根据权利要求13所述的形成金属硅化的栅极的方法，其特征是该含硅层包含一种材料，该材料选自于由多晶硅与非晶硅所组成的族群。
15.根据权利要求13所述的形成金属硅化的栅极的方法，其特征是还包含下列步骤使用掺杂物来掺杂该含硅层，该掺杂物选自于由锑、砷与磷所组成的族群。
16.根据权利要求13所述的形成金属硅化的栅极的方法，其特征是还至少包含下列步骤使用掺杂物来掺杂该含硅层，该掺杂物选自于由硼、铟与铝所组成的族群。
17.根据权利要求13所述的形成金属硅化的栅极的方法，其特征是该介电层包含含氧介电质。
18.根据权利要求13所述的形成金属硅化的栅极的方法，其特征是去除该顶层与该介电层的步骤包含下列步骤形成光刻胶以覆盖该基材；以及蚀刻位于该栅极堆上的该顶层与该介电层。
19.根据权利要求13所述的形成金属硅化的栅极的方法，其特征是该栅极电极的该顶表面低于该间隙壁的顶边，且该栅极电极的该顶表面与该间隙壁的该顶边的高度差大于200，且该栅极电极的高度在相对应的该间隙壁的高度的10％～35％之间。
20.根据权利要求13所述的形成金属硅化的栅极的方法，其特征是还包含以下步骤加热该金属层以活化该金属层与该含硅层之间的反应；以及去除该金属层中未反应的部分。
全文摘要
一种完全金属硅化的取代栅极的形成工艺，用以制造出含有均匀厚度的金属硅化的栅极。首先，形成栅极介电质于基材之上。之后，形成含硅层于栅极介电质之上。接着，形成介电层于含硅层之上。然后，形成顶层于介电层之上。将栅极介电质、含硅层、介电层与顶层图案化为栅极堆，再沿着此栅极堆的一边形成间隙壁。最后去除顶层与介电层，之后再沉积金属层在含硅层之上并且硅化此金属层。
文档编号H01L29/786GK1728386SQ200510072300
公开日2006年2月1日 申请日期2005年5月30日 优先权日2004年5月28日
发明者王志豪, 王焱平, 胡正明 申请人:台湾积体电路制造股份有限公司