专利名称：薄膜晶体管的制作方法
技术领域：
本发明涉及一种薄膜晶体管，且特别是涉及一种低温多晶硅显示器的薄膜晶体管。
背景技术：
如图1所示，在现有薄膜晶体管顶栅极(top gate)结构中，包括基板100、位于基板100上的多晶硅层102、覆盖多晶硅层102的栅极绝缘层104、位于栅极绝缘层104上的栅极106、覆盖栅极106的层间介电层108、以及通过接触插塞110a、110b而分别与多晶硅层102的源极区域102b与漏极区域102c形成电连接的源/漏极112a/112b。其中，栅极的材料通常包括钼(Mo)或钨(W)等金属，且栅极与栅极绝缘层之间通常存在有应力。一般而言，应力于经过薄膜沉积工艺、热工艺后，因为各种原因而产生并残留于薄膜中；或者，材料内部缺陷也会造成应力的产生。
由于栅极金属与栅极绝缘层之间存在有应力，而导致薄膜晶体管的电性异常，如图2所示。其中，上述图2为现有薄膜晶体管的Vg-Id(栅极电压-漏极电流)曲线图，说明当Vg操作在-15～20V之间、且Vd为10V的情况下，Vg-Id曲线明显向负方向平移。
由此可知，存在于现有栅极金属与栅极绝缘层之间的应力会影响薄膜晶体管的稳定性，所以业界亟需一种可以解决电性异常、并具有良好稳定性的薄膜晶体管。
发明内容
有鉴于此，本发明的主要目的就是降低栅极金属的应力，以增进薄膜晶体管的稳定性。
为达上述目的，本发明一优选实施例提供一种薄膜晶体管，包括基板；多晶硅层，位于该基板上，其中该多晶硅层具有沟道区域、源极区域以及漏极区域，该沟道区域位于该源极区域以及该漏极区域之间；栅极绝缘层，覆盖该多晶硅层；栅极，位于该栅极绝缘层上并对应该沟道区域；层间介电层，覆盖该栅极与该栅极绝缘层；以及源极以及漏极位于该层间介电层上并分别与该源极区域以及该漏极区域电连接。尤其是，该栅极包括第一电极层，位于该栅极绝缘层上；以及第二电极层，位于该第一电极层上并大体全面覆盖该第一电极层的上表面，其中该第一电极层以及该第二电极层具有大体相同的倾斜角度(taper angle)，该倾斜角度约小于90度。
本发明另一优选实施例提供一种薄膜晶体管，包括基板；多晶硅层，位于该基板上，其中该多晶硅层仅具有沟道区域、源极区域以及漏极区域，该沟道区域位于该源极区域以及该漏极区域之间，其中该源极区域与该漏极区域具有大体相同的离子掺杂浓度；栅极绝缘层，覆盖该多晶硅层；栅极，位于该栅极绝缘层上并对应该沟道区域；层间介电层，覆盖该栅极与该栅极绝缘层；以及源极以及漏极位于该层间介电层上并分别与该源极区域以及该漏极区域电连接。尤其是，该栅极包括第一电极层位于该栅极绝缘层上；以及第二电极层位于该第一电极层上。
在本发明的优选实施例中，以多层结构的栅极金属取代单层的栅极金属，通过不同应力或杨氏模量(Youngs modulus)的金属构成栅极金属，而减少栅极金属的应力，进而改善薄膜晶体管的稳定性。尤其是，在本发明优选实施例的栅极金属中，下层金属的杨氏模量小于上层金属的杨氏模量。
本发明适用于各种金氧半导体，包括NMOS、PMOS、或CMOS等。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，以下配合附图以及优选实施例，以更详细地说明本发明。
图1绘示现有薄膜晶体管的结构。
图2为图1的薄膜晶体管的Vg-Id关系图。
图3为绘示本发明一优选实施例的薄膜晶体管的结构。
图4为图3的薄膜晶体管的Vt偏移量-应力功率关系图。
图5为图3的薄膜晶体管的SEM剖面图。
图6为于室温下量测的Vt偏移量-应力功率关系图，用以说明现有薄膜晶体管与本发明一优选实施例的薄膜晶体管的差异。
图7为本发明一优选实施例的薄膜晶体管的Vg-Id关系图(室温下)。
图8为本发明一优选实施例的薄膜晶体管的Vt偏移量-应力功率关系图(70℃下)。
图9为本发明另一优选实施例的薄膜晶体管的Vt偏移量-应力功率关系图(70℃下)。
图10为本发明另一优选实施例的薄膜晶体管的Vg-Id关系图(室温下)。
简单符号说明100～基板； 102～多晶硅层；102a～沟道区域； 102b～源极区域；102c～漏极区域； 104～栅极绝缘层；106～栅极； 108～层间介电层；110a～接触插塞； 110b～接触插塞；112a～源极； 112b～漏极；200～基板； 202～多晶硅层；202a～沟道区域； 202b～源极区域；202c～漏极区域； 204～栅极绝缘层；206～栅极； 208～层间介电层；210a～接触插塞； 210b～接触插塞；212a～源极； 212b～漏极。
具体实施例方式
如图3所示，本发明优选实施例的薄膜晶体管主要包括基板200、位于基板200上的多晶硅层202、覆盖多晶硅层202的栅极绝缘层204、位于栅极绝缘层204上的栅极206、覆盖栅极206与栅极绝缘层204的层间介电层208、以及通过接触插塞210a、210b而与多晶硅层202形成电连接的源/漏极212a/212b。其中，多晶硅层202具有沟道区域202a、源极区域202b以及漏极区域202c，沟道区域202a位于源极区域202b以及漏极区域202c之间；栅极206对应沟道区域202a；源/漏极212a/212b分别与源极区域202b以及漏极区域202c电连接。
尤其是，栅极206包括第一电极层206a，位于栅极绝缘层204上；以及第二电极层206b，位于第一电极层206a上并大体全面覆盖第一电极层206a的上表面，其中第一电极层206a以及第二电极层206b具有大体相同的倾斜角度θ(taper angle)，倾斜角度θ约小于90度。也就是说，第一电极层206a与第二电极层206b构成多层结构的栅极206，以取代现有单层的金属栅极。而且，倾斜角度θ优选者约介于20度至60度；更优选者约介于15度至60度之间。
而且，第一电极层206a的杨氏模量不等于第二电极层206b的杨氏模量；优选者为第一电极层206a的杨氏模量小于该第二电极层206b的杨氏模量。另外，第一电极层206a的厚度约介于50埃至700埃之间；优选者约介于100埃至500埃之间。
另外，第一电极层206a的材料包括钛或铝；第二电极层206b的材料包括钼、钛、钨或铝等。另外，第二电极层206b的厚度约介于1000埃至4000埃之间；优选者约介于1000埃至3000埃之间。因此，栅极的厚度约介于1000埃至4500埃之间；优选者约介于1100埃至3500埃之间。另外，第二电极层206b的材料也可以是金属硅化物，例如是硅化镍(NiSi)、二硅化钛(TiSi2)、或硅化钴(CoSi)等金属硅化物。另外，多晶硅层202可以是N型多晶硅层；也可以是P型多晶硅层。
在此实施例的薄膜晶体管中，还包括位于该基板与该多晶硅层之间的缓冲层(图未显示)。另外，栅极206还包括位于第二电极层206b上的第三电极层(图未显示)，其中此第三电极层的材料包括Ti、Mo、或MoW。
此外，由于钼与钨的杨氏模量均大于铝与钛(如表1所示)，所以可以知道钼与钨所引起的应力会大于铝与钛。
表1
以钼为例，在室温下、不同溅射参数下的钼薄膜应力也有所不同，而量测由钼构成单层栅极金属的N型薄膜晶体管(NTFT)的起始电压(thresholdvoltage；Vt)平移情形，发现当应力越大则Vt偏移量越大，如图4所示。
然而，如图5所示，本实施例乃于例如是钼的第二电极层206b(相当于现有单层栅极)与栅极介电层(例如是氧化硅)之间添加第一电极层206a(例如是钛)。其中，第二电极层206a的钼的厚度为2000埃；第一电极层206a的钛的厚度为100埃。而且，图5的样本事先经过氢氟酸处理过，接着在室温下对元件进行可靠度测试。与一般单层栅极金属结构(由2000埃厚的钼组成)比较，本实施例具有双层栅极的N TFT的Vt偏移量小于0.3V；而一般单层栅极结构的N TFT的Vt偏移量则大于3V，如图6所示。另外，本实施例具有双层栅极的N TFT于室温下，从I-V curve来回量测后的曲线则重叠在一起无偏移，如图7所示；而且，在高温70℃下，双层栅极结构(Ti+Mo)的N TFT的Vt偏移量也是小于0.3V，如图8所示。
表2
另外，在另一实施例中，以铝取代钛金属作为第一电极层206a；其中，铝的厚度为500埃、钼的厚度为1500埃。接着，如图9所示，在高温70℃下量测，发现在应力功率小于23mW的情况下，Vt偏移量小于0.3V；当Vd电压增加至13V时(应力功率约为27mW)，Vt偏移还是小于0.8V，而此偏移量还是小于一般单层栅极金属结构的偏移量。图10为此双层栅极(铝+钼)的N TFT的I-V曲线图，由图可知元件的稳定性佳。
综上所述，在本发明的优选实施例中，以多层结构的栅极金属取代单层的栅极金属，通过不同应力或杨氏模量(Youngs modulus)的金属构成栅极金属，而减少栅极金属的应力，进而改善薄膜晶体管的稳定性。尤其是，在本发明优选实施例的栅极金属中，下层金属的杨氏模量小于上层金属的杨氏模量。
虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以权利要求所界定者为准。
权利要求
1.一种薄膜晶体管，包括基板；多晶硅层，位于该基板上，其中该多晶硅层具有沟道区域、源极区域以及漏极区域，该沟道区域位于该源极区域以及该漏极区域之间；栅极绝缘层，覆盖该多晶硅层；栅极，位于该栅极绝缘层上并对应该沟道区域，该栅极包括第一电极层，位于该栅极绝缘层上；以及第二电极层，位于该第一电极层上并大体全面覆盖该第一电极层的上表面，其中该第一电极层以及该第二电极层具有大体相同的倾斜角度，该倾斜角度约小于90度；层间介电层，覆盖该栅极与该栅极绝缘层；以及源极以及漏极，位于该层间介电层上并分别与该源极区域以及该漏极区域电连接。
2.如权利要求1所述的薄膜晶体管，其中该第一电极层的杨氏模量小于该第二电极层的杨氏模量。
3.如权利要求1所述的薄膜晶体管，其中该第一电极层的厚度约介于50埃至700埃之间。
4.如权利要求1所述的薄膜晶体管，其中该第一电极层的厚度约介于100埃至500埃之间。
5.如权利要求1所述的薄膜晶体管，其中该第一电极层的材料包括钛或铝。
6.如权利要求1所述的薄膜晶体管，其中该第二电极层的厚度约介于1000埃至4000埃之间。
7.如权利要求1所述的薄膜晶体管，其中该栅极的厚度约介于1000埃至4500埃之间。
8.如权利要求6所述的薄膜晶体管，其中该第一电极层的杨氏模量不等于该第二电极层的杨氏模量。
9.如权利要求1所述的薄膜晶体管，其中该第二电极层的材料包括钼、钛、钨或铝。
10.如权利要求1所述的薄膜晶体管，其中该第二电极层的材料包括金属硅化物。
11.如权利要求1所述的薄膜晶体管，还包括缓冲层位于该基板与该多晶硅层之间。
12.如权利要求1所述的薄膜晶体管，其中该倾斜角度约介于20度至60度之间。
13.如权利要求1所述的薄膜晶体管，其中该栅极还包括第三电极层位于该第二电极层上。
14.一种薄膜晶体管，包括基板；多晶硅层，位于该基板上，其中该多晶硅层仅具有沟道区域、源极区域以及漏极区域，该沟道区域位于该源极区域以及该漏极区域之间，其中该源极区域与该漏极区域具有大体相同的离子掺杂浓度；栅极绝缘层，覆盖该多晶硅层；栅极，位于该栅极绝缘层上并对应该沟道区域，该栅极包括第一电极层，位于该栅极绝缘层上；以及第二电极层，位于该第一电极层上；层间介电层，覆盖该栅极与该栅极绝缘层；以及源极以及漏极，位于该层间介电层上并分别与该源极区域以及该漏极区域电连接。
15.如权利要求14所述的薄膜晶体管，其中该第一电极层的杨氏模量小于该第二电极层的杨氏模量。
16.如权利要求14所述的薄膜晶体管，其中该第一电极层以及该第二电极层具有大体相同的倾斜角度，该倾斜角度约小于90度。
17.如权利要求16所述的薄膜晶体管，其中该倾斜角度约介于20度至60度之间。
18.如权利要求16所述的薄膜晶体管，其中该第一电极层的厚度约介于50埃至700埃之间。
19.如权利要求16所述的薄膜晶体管，其中该第二电极层的厚度约介于1000埃至4000埃之间。
全文摘要
一种薄膜晶体管，包括基板；多晶硅层，位于该基板上；栅极绝缘层，覆盖该多晶硅层；栅极；层间介电层，覆盖该栅极与该栅极绝缘层；以及源极以及漏极位于该层间介电层上。尤其是，该栅极包括第一电极层，位于该栅极绝缘层上；以及第二电极层，位于该第一电极层上并大体全面覆盖该第一电极层的上表面，其中该第一电极层以及该第二电极层具有大体相同的倾斜角度(taper angle)，该倾斜角度约小于90度。
文档编号H01L29/423GK1866543SQ20061009452
公开日2006年11月22日 申请日期2006年6月9日 优先权日2006年6月9日
发明者张志雄, 翁健森, 许建宙, 彭佳添, 李振岳 申请人:友达光电股份有限公司