专利名称：薄膜晶体管的制作方法
技术领域：
本发明涉及一种半导体元件，且特别涉及一种薄膜晶体管。
背景技术：
随着现代信息科技的进步，各种不同规格的显示器已被广泛地应用在消费者电子产品的屏幕中，例如手机、笔记本电脑、数码相机以及个人数字助理(PDAs)等。在这些显示器中，由于液晶显示器(liquid crystal displays，LCD)及有机电激发光显示器(Organic Electroluminesence Display, OELD或称为0LED)具有轻薄以及消耗功率低的优点，因此在市场中成为主流商品。IXD与OLED的制造工艺包括将半导体元件阵列排列于基板上，而半导体元件包含薄膜晶体管(thin film transistors，TFiTs)。传统上来说，薄膜晶体管包括顶栅型薄膜晶体管(top-gate TFTs)以及底栅型薄膜晶体管(bottom-gate TFTs) 0这些TFTs只有(仅有)一层半导体层作为有源层或通道层，因此，若受到前光源、背光源或外界光源的照射，则TFTs的半导体层很容易产生光漏电流(photo current leakage) 0光漏电流会导致残影进而使显示器的显示品质下降。
发明内容
有鉴于此，本发明提供一种可以降低光漏电流的薄膜晶体管。本发明提出一种薄膜晶体管，其包括栅极、电极对、配置于栅极与电极对之间的第一半导体层以及配置于第一半导体层与电极对之间的半导体叠层。半导体叠层包括第二半导体层以及至少一半导体层组。第二半导体层邻近于电极对设置，半导体层组包括第三半导体层以及第四半导体层。此外，第三半导体层夹于第二半导体层与第四半导体层之间。 特别是，第三半导体层的导电率实质上小于第二半导体层的导电率及第四半导体层的导电率。本发明另提出一种薄膜晶体管，其包括栅极、电极对、以及配置于栅极上或配置于栅极下方的半导体层。半导体层包括至少一个第一半导体区域、至少一个第二半导体区域以及至少一个半导体区域组。第二半导体区域配置于第一半导体区域的至少一侧，半导体区域组包括第三半导体区域以及第四半导体区域。此外，第二半导体区域与第四半导体区域包夹第三半导体区域。特别地，第三半导体区域的导电率实质上小于第二半导体区域的导电率及第四半导体区域的导电率。综上所述，本发明的TFT具有至少一半导体层组，其包含第三半导体层及第四半导体层，且第三半导体层的导电率实质上小于第四半导体层的导电率。因此，在第三半导体层与第四半导体层的结(junction)可形成内建电场以作为空穴阻挡(hole barrier)之用。在半导体叠层中的空穴阻挡可以有效地降低TFT的光漏电流。为使得本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
图1 图7是依照本发明的第一实施例的薄膜晶体管的剖面示意图。图IA是图1中的区域R的局部放大示意图。图8 图11是依照本发明的第二实施例的薄膜晶体管的剖面示意图。图12 图15所示为像素保持能力(pixel holding capability)的电流电压曲线(IV-curve)图。图16 图17为薄膜晶体管是作为驱动器(例如是栅极驱动电路(gatedriver on array, GOA))的漏电流的IV曲线图。图18所示为像素充电能力(pixel charging capability)的IV曲线图。图19所示为寄生电阻(parasitic resistance)与TFT中的欧姆接触层的厚度的关系示意图。其中，附图标记说明如下100,200 基板；102,204 绝缘层；104 第一半导体层；106 半导体层组；106a 第三半导体层；106b 第四半导体层；108 第二半导体层；110 半导体叠层；120 :附加半导体层；130 缓冲层；140 介电岛状物；202 半导体层；206 保护层；210 第一半导体区域； 212,222 第二半导体区域；214,224 半导体区域组；214a,224a 第三半导体区域；214b、 224b 第四半导体区域；216,226 附加半导体区域；218,228 缓冲区域；S 源极；D 漏极； G 栅极；R 区域；El E3 内建电场
具体实施例方式第一实施例图1是依照本发明的第一实施例的一种TFT的剖面示意图。图IA是图1中区域 R的局部放大示意图。请参照图1与图1A，本实施例中的薄膜晶体管包括栅极G、电极对S 与D、第一半导体层104以及半导体叠层110。栅极G配置于基板100上。基板100可以由玻璃、石英、有机聚合物(organic polymer)、非光透射 / 反射(non-light-transmissive/ref lective)材料(例如导电物质、 金属、晶片、陶瓷等)或其他适合的材料制作而成。当基板100是由导电物质或金属制作而成时，则会覆盖一层绝缘层(未示出)在基板100上以防止短路。此外，基于导电率的考虑， 栅极G通常由金属材料制作而成。根据本发明的其他实施例，栅极G也可以由其他的导电材质(例如合金、金属氮化物、金属氧化物、金属氮氧化物或其他适合的材料)或是由包含金属材料及其他导电材料的堆叠层制作而成。 在本实施例中，绝缘层102更进一步地配置于基板100上以覆盖栅极G。绝缘层 102在此可称为栅绝缘层。绝缘层102可以由无机材料(例如氧化硅、氮化硅或氮氧化硅)、 有机材料或是由包含绝缘材料及其他绝缘材料的堆叠层制作而成。
第一半导体层104配置于栅极G上方的绝缘层102上。第一半导体层104在此可称为通道层或有源层。第一半导体层104包括含硅半导体材料或金属氧化物半导体材料。其中，含硅半导体材料可为本质(或称为本征)半导体材料，其例如是非晶硅、多晶硅、微晶硅或单晶硅等。而金属氧化物半导体材料包括铟镓锌氧化物andium-Gallium-Zinc Oxide, IGZ0)、铟锌氧化物 Gndium-Zinc Oxide, ΙΖ0)、镓锌氧化物(Gallium-Zinc Oxide,GZ0)、锌锡氧化物(Zinc-Tin Oxide, ZTO)、铟锡氧化物Qndium-Tin Oxide, I TO)或其他适合的金属氧化物半导体材料。在其他的实施例中，第一半导体层104也许具有较低的导电率。电极对S与D配置于第一半导体层上，电极对S、D在此分别称为源极与漏极。基于导电率的考虑，源极S与漏极D通常由金属材料制作而成。根据本发明的其他实施例，源极S与漏极D可以由其他的导电材质(例如合金、金属氮化物、金属氧化物、金属氮氧化物或其他适合的材料)或是由包含金属材料及其他导电材料的堆叠层制作而成。半导体叠层110配置于第一半导体层104与电极对S，D之间。根据一实施例，半导体叠层110包括第二半导体层108以及至少一半导体层组106。本发明并未限制半导体层组106的数目。为了清楚地说明本实施例，本实施例中是以在半导体叠层110中形成一组半导体层组106为例来说明。然而，在其他的实施例中，也可以在半导体叠层110中形成两组或两组以上的半导体层组106。在此，半导体叠层110可称为欧姆接触层(ohmic contact layer)0第二半导体层108邻近于电极对S，D设置。在本实施例中，第二半导体层108配置于第一半导体层104与电极对S，D之间且与电极对S，D接触。第二半导体层108的导电率实质上大于第一半导体层104的导电率。第二半导体层108包括经掺杂的含硅(doped silicon-containing)半导体材料或金属氧化物半导体材料。其中，经掺杂的含硅半导体材料可为掺杂非晶硅、掺杂多晶硅、掺杂微晶硅或掺杂单晶硅等。而金属氧化物半导体材料是富含金属(metal-rich)的金属氧化物半导体材料，例如是富含金属的铟镓锌氧化物 (Indium-Gallium-Zinc Oxide, IGZ0)、富含金属的铟锌氧化物 Gndium-ZincOxide, ΙΖ0)、 富含金属的镓锌氧化物(Gallium-Zinc Oxide, GZ0)、富含金属的锌锡氧化物(Zinc-Tin Oxide, ΖΤ0)、富含金属的铟锡氧化物(Indium-Tin Oxide, IT0)或其他适合的富含金属的金属氧化物半导体材料，以使第二半导体层108的导电率实质上大于第一半导体层104的导电率。所述至少一半导体层组106包括第三半导体层106a以及第四半导体层106b。 第三半导体层106a夹于第二半导体层108与第四半导体层106b之间，且第四半导体层 106b夹于第三半导体层106a与第一半导体层104之间。特别是，第三半导体层106a的导电率实质上小于第二半导体层108的导电率及第四半导体层106b的导电率。此外，第三半导体层106a的导电率实质上大于或等于第一半导体层104的导电率。根据本实施例中，第三半导体层106a的材质与第一半导体层104的材质相同或类似。举例来说，第三半导体层106a包括含硅半导体材料或金属氧化物半导体材料。所述含硅半导体材料可为本质(或称为本征)半导体材料，其例如是未经掺杂(non-doped)非晶硅、未经掺杂多晶硅、未经掺杂微晶硅或未经掺杂单晶硅等。而金属氧化物半导体材料包括铟镓锌氧化物 Gndium-Gallium-Zinc Oxide, IGZ0)、铟锌氧化物 Qndium-Zinc Oxide, ΙΖ0)、镓锌氧化物(Gallium-Zinc Oxide, GZ0)、锌锡氧化物(Zinc-Tin Oxide, ΖΤ0)、铟锡氧化物 (Indium-Tin Oxide, IT0)或其他适合的金属氧化物半导体材料。金属氧化物半导体材料优选的是选择富含氧(oxygen-rich)的金属氧化物半导体材料，例如富含氧的铟镓锌氧化物 Qndium-GalIium-Zinc Oxide, IGZ0)、富含氧的铟锌氧化物 Qndium-Zinc Oxide, ΙΖ0)、 富含氧的镓锌氧化物(Gallium-Zinc Oxide，GZ0)、富含氧的锌锡氧化物(Zinc-Tin Oxide, ZTO)、富含氧的铟锡氧化物(Indium-Tin Oxide, IT0)或其他适合的富含氧的金属氧化物半
5导体材料。再者，第四半导体层106b的材质与第二半导体层108的材质相同或类似。举例来说，第四半导体层106b包括经掺杂的含硅半导体材料或金属氧化物半导体材料。所述经掺杂的含硅半导体材料可为掺杂非晶硅、掺杂多晶硅、掺杂微晶硅或掺杂单晶硅等。而金属氧化物半导体材料是富含金属的(metal-rich)金属氧化物半导体材料，例如是富含金属的铟镓锌氧化物andium-Gallium-Zinc Oxide, IGZO)、富含金属的铟锌氧化物 (Indium-ZincOxide, ΙΖ0)、富含金属的镓锌氧化物(Gallium-Zinc Oxide, GZ0)、富含金属的锌锡氧化物(Zinc-Tin Oxide, ZT0)、富含金属的铟锡氧化物(Indium-Tin Oxide, I TO) 或其他适合的富含金属的金属氧化物半导体材料。如图1所示的本实施例，TFT具有半导体叠层110，其包括第二半导体层108、第三半导体层106a以及第四半导体层106b，且半导体叠层110位于第一半导体层104与电极对 S，D之间。第三半导体层106a的导电率实质上小于第二半导体层108的导电率及第四半导体层106b的导电率。当未施加偏压于所述TFT时，在第三半导体层106a与第四半导体层 106b的结形成有内建电场E3以作为空穴阻挡，如图IA所示。更详细地说，因为第三半导体层106a的导电率(例如以未经掺杂的含硅半导体材料作为范例)实质上小于第四半导体层106b的导电率(例如以经掺杂的含硅半导体材料作为范例)，所以在第四半导体层106b 中的载流子(例如自由电子)会扩散至第三半导体层106a，使得空间电荷(space-charge) 区域分布在靠近所述结的第四半导体层106b中。换句话说，内建电场E3的形成是因为第三半导体层106a与第四半导体层106b之间的结具有离子化(ionized)的载子的原因。特别是，第二半导体层108与第三半导体层106a之间所形成的内建电场El的方向与内建电场E3的方向相反，且第四半导体层106b与第一半导体层104之间所形成的内建电场E2的方向也与内建电场E3的方向相反。倘若TFT产生光电流，则内建电场E3(作为空穴阻挡之用)便能有效地抑制空穴流从第一半导体层104注入源极S，因而可降低TFT的光漏电流。图2是依照本发明的第一实施例的TFT的剖面示意图。图2所示的实施例相似于图1所示的实施例，因此图2中与图1相同元件以相同附图标记表示，且在此不予赘述。图 2所示的实施例与图1所示的实施例不同之处在于TFT还包括附加半导体层(additional semiconductor layer) 120，其配置于半导体叠层110的第二半导体层108与电极对S，D之间。此附加半导体层120的材质与第一半导体层104及第三半导体层106a的材质相同或类似。因此，附加半导体层120包括含硅半导体材料或金属氧化物半导体材料。所述含硅半导体材料可为本质(或称为本征)半导体材料，其例如是非晶硅、多晶硅、微晶硅或单晶硅等。而金属氧化物半导体材料包括铟镓锌氧化物andium-Gal lium-Zinc Oxide，IGZ0)、 铟锌氧化物 Gndium-Zinc Oxide，ΙΖ0)、镓锌氧化物(Gallium-Zinc Oxide，GZ0)、锌锡氧化物(Zinc-Tin Oxide, ZT0)、铟锡氧化物Qndium-Tin Oxide, I TO)或其他适合的金属氧化物半导体材料。图3是依照本发明的第一实施例的TFT的剖面示意图。图3所示的实施例相似于图1所示的实施例，因此图3中与图1相同元件以相同附图标记表示，且在此不予赘述。图3所示的实施例与图1所示的实施例不同之处在于TFT还包括缓冲层(buffer layer) 130，其配置于第一半导体层104与半导体叠层110的第四半导体层106b之间。特别是，缓冲层130的导电率从第一半导体层104往半导体叠层110的第四半导体层106b逐渐增加。更详细地说，靠近第一半导体层104的缓冲层130的导电率实质上小于靠近半导体叠层110的第四半导体层106b的缓冲层130的导电率，且缓冲层130的导电率从第一半导体层104往半导体叠层110的第四半导体层106b逐渐增加。缓冲层130可以由具有梯度掺杂浓度(gradient dopant concentration)的掺杂含硅半导体材料来形成，或是由具有梯度氧浓度(gradient oxygen)或梯度金属浓度的金属氧化物半导体材料来形成。 上述的经掺杂的含硅半导体材料可为掺杂非晶硅、掺杂多晶硅、掺杂微晶硅或掺杂单晶硅等。金属氧化物半导体材料包括铟镓锌氧化物andium-Gallium-Zinc Oxide, IGZ0)、铟锌氧化物 Gndium-ZincOxide，ΙΖ0)、镓锌氧化物(Gallium-Zinc Oxide，GZ0)、锌锡氧化物 (Zinc-TinOxide，ΖΤ0)、铟锡氧化物Qndium-Tin Oxide, ΙΤ0)或其他适合的金属氧化物半导体材料。在另一实施例中，图2中的附加半导体层120也可以应用在图3的结构中。图4是依照本发明的第一实施例的一种TFT的剖面示意图。图4所示的实施例相似于图1所示的实施例，因此图4中与图1相同元件以相同附图标记表示，且在此不予赘述。图4所示的实施例与图1所示的实施例不同之处在于TFT还包括介电岛状物 (dielectric island) 140，其配置于第一半导体层104上以及位于第一半导体层104与半导体叠层110之间。介电岛状物140也可称作蚀刻终止(etching stop)岛状物，用以保护第一半导体层104。介电岛状物140可包括氮化硅、氮氧化硅、氧化硅或其他适合的介电材质。在其他的实施例中，图2中的附加半导体层120及图3中的缓冲层130至少其中之一也可以应用在图4的结构中。图5是依照本发明的第一实施例的一种TFT的剖面示意图。图5所示的实施例相似于图1所示的实施例，因此图5中与图1相同元件以相同附图标记表示，且在此不予赘述。图5所示的实施例与图1所示的实施例不同之处在于电极对S，D配置于绝缘层102上， 且第一半导体层104配置于电极对S，D及绝缘层102上。此外，半导体叠层110的第二半导体层108配置于电极对S，D上，第三半导体层106a配置于第二半导体层108上，且第四半导体层106b配置于第三半导体层106a上。在其他的实施例中，图2中的附加半导体层 120及图3中的缓冲层130至少其中之一也可以应用在图5的结构中。在图1至图5所示的TFTs中，栅极G皆配置于第一半导体层104下方，因此这些 TFTs即所谓的底栅型薄膜晶体管。然而，本发明并不以此为限，根据其他的实施例，半导体叠层也可应用在顶栅型薄膜晶体管，如图6与图7所示。图6是依照本发明的第一实施例的一种TFT的剖面示意图。图6所示的实施例相似于图1所示的实施例，因此图6中与图1相同元件以相同附图标记表示，且在此不予赘述。图6所示的实施例与图1所示的实施例不同之处在于电极对S，D配置于栅极G下方， 且第一半导体层104配置于电极对S，D及栅极G下方。因此，图6中的TFT的第一半导体层104配置于基板100上，半导体叠层110配置于第一半导体层104上，电极对S，D配置于半导体叠层110上，绝缘层102配置于电极对S，D上，且栅极G配置于绝缘层102上。在其他的实施例中，图2中的附加半导体层120及图3中的缓冲层130至少其中之一也可以应用在图6的结构中。图7是依照本发明的第一实施例的一种TFT的剖面示意图。图7所示的实施例相似于图1所示的实施例，因此图7中与图1相同元件以相同附图标记表示，且在此不予赘述。图7所示的实施例与图1所示的实施例不同之处在于电极对S，D配置于栅极G下方，且第一半导体层104配置于电极对S，D及栅极G之间。因此，图7中的TFT的电极对S，D 配置于基板100上，半导体叠层110配置于电极对S，D上，第一半导体层104配置于半导体叠层110上，绝缘层102配置于第一半导体层104上，且栅极G配置于绝缘层102上。在其他的实施例中，图2中的附加半导体层120及图3中的缓冲层130至少其中之一也可以应用在图7的结构中。对于上述的TFTs，基于电极对S，D与第一半导体层104之间的电性连接的考虑， 电极对S, D与半导体叠层110的第二半导体层108接触为优选实施例，然而本发明并非限定于此。第二实施例图8是依照本发明的第二实施例的一种TFT的剖面示意图。请参照图8，本实施例的薄膜晶体管包括栅极G、电极对S与D以及半导体层202。半导体层202配置于基板200。基板200可以由玻璃、石英、有机聚合物、非光透射 /反射材料(例如导电物质、金属、晶片、陶瓷等)或其他适合的材料制作而成。当基板200 是由导电物质或金属制作而成时，则会覆盖一层绝缘层(未示出)在基板200上以防止短路。半导体层202包括含硅半导体材料，其例如是多晶硅、微晶硅、单晶硅或非晶硅。除此之外，半导体层202包括至少一第一半导体区域210、至少一第二半导体区域212，222以及至少一半导体区域组214，224。于此，第一半导体区域210可称作通道区域或有源区域。在本实施例中，是以二个第二半导体区域212，222配置于第一半导体区域210的两侧，半导体区域组214配置于第一半导体区域210与第二半导体区域212之间，且半导体区域组2M配置于第一半导体区域210与第二半导体区域222之间为例来说明。然而，本发明并未限制第一半导体区域、第二半导体区域及半导体区域组的数量。第二半导体区域 212及半导体区域组214在此可称作欧姆接触区(ohmic contact regions)，同样地，第二半导体区域222及半导体区域组2 在此也可称作欧姆接触区。半导体区域组214包括第三半导体区域21 以及第四半导体区域214b，且第三半导体区域21 夹于第二半导体区域212与第四半导体区域214b之间。半导体区域组2 包括第三半导体区域22 以及第四半导体区域224b，且夹第三半导体区域22 夹于第二半导体区域222与第四半导体区域224b之间。根据本发明的一实施例，第一半导体区域210的导电率实质上小于第二半导体区域212，222的导电率以及半导体区域组214，224的导电率。举例而言，第一半导体区域210 是本质(或称为本征)半导体区域或是未经掺杂的半导体区域，其中第二半导体区域212， 222及半导体区域组214，224为经掺杂的半导体区域(例如是掺杂η型(n-type)或ρ型 (p-type)的半导体区域)。更特别地是，第三半导体区域21 的导电率(以掺杂浓度为例) 实质上小于第二半导体区域212的导电率(以掺杂浓度为例)以及第四半导体区域214b 的导电率(以掺杂浓度为例)。第三半导体区域22 的导电率实质上小于第二半导体区域 222的导电率及第四半导体区域224b的导电率。此外，第三半导体区域214a，22 实质上大于或等于第一半导体区域210的导电率。绝缘层204覆盖半导体层202，绝缘层204在此称作栅绝缘层。绝缘层204可以由无机材料(例如氧化硅、氮化硅或氮氧化硅)、有机材料或是由包含绝缘材料及其他绝缘材料的堆叠层制作而成。
栅极G配置于绝缘层204上。基于导电率的考虑，栅极G通常由金属材料制作而成。根据本发明的其他实施例，栅极G可以由其他的导电材质(例如合金、金属氮化物、金属氧化物、金属氮氧化物或其他适合的材料)或是由包含金属材料及其他导电材料的堆叠层制作而成。保护层206进一步地覆盖在栅极G上。保护层206可以由有机材料(例如是聚酯 (polyester)、聚乙烯(polyethylene)、环烯烃(cycloolefin)、聚酰亚胺(polyimide)、聚酰胺(polyamide)、聚醇类(polyalcohols)、聚苯(polyphenylene)、聚醚(polyether)、聚酮(polyketone)或其他适合的材料及其组合)或是由包含绝缘材料及其他绝缘材料的堆叠层制作而成。电极对S，D配置于保护层206内及保护层206上，且电极对S，D与第二半导体区域212，222直接接触。电极对S与D在此称作源极与漏极。基于导电率的考虑，源极S与漏极D通常由金属材料制作而成。根据本发明的其他实施例，源极S与漏极D可以由其他的导电材质(例如合金、金属氮化物、金属氧化物、金属氮氧化物或其他适合的材料)或是由包含金属材料及其他导电材料的堆叠层制作而成。图8中的TFT的半导体层202包括至少一第一半导体区域210、至少一第二半导体区域212/222以及至少一半导体区域组214/224。所述半导体区域组214/2M包括第三半导体区域2Ha/2Ma以及第四半导体区域214b/2Mb。第三半导体区域214a/22^的导电率实质上小于第二半导体区域212/222的导电率以及第四半导体区域214b/2Mb的导电率。 当未施加偏压于TFT时，在第三半导体区域214^22 与第四半导体区域214b/2Mb的结形成有内建电场E3以作为空穴阻挡之用。类似于图IA的第一实施例，因为第三半导体区域 2Ha/2Ma的导电率(例如以本质(或称为本征)半导体区域作为范例)实质上小于第四半导体区域214b/224b的导电率(例如以经掺杂的半导体区域作为范例)，所以在第四半导体区域214b/224b中的载流子(例如自由电子)会扩散至第三半导体区域2Ha/2Ma，使得空间电荷区域分布在靠近结的第四半导体区域214b/2Mb中。因此，内建电场的形成是因为在第三半导体区域214a/22^与第四半导体区域214b/2Mb的结具有离子化(ionized) 的载子。特别是，第二半导体区域212，222与第三半导体区域214^22 之间形成的内建电场的方向与前述内建电场的方向相反。类似地，第四半导体区域214b/224b与第一半导体区域210之间形成的内建电场的方向也与前述内建电场的方向相反。倘若TFT产生光电流，则内建电场(作为空穴阻挡之用)便能有效地抑制光空穴流从第一半导体区域210流向源极S，以降低TFT的光漏电流。图9是依照本发明的第二实施例的一种TFT的剖面示意图。图9所示的实施例相似于图8所示的实施例，因此图9中与图8相同元件以相同附图标记表示，且在此不予赘述。图9所示的实施例与图8所示的实施例不同之处在于TFT的半导体层202还包括附加半导体区域(additional semiconductorregion) 216/2沈。在本实施例中，是以半导体层 202具有二个附加半导体区域216与2 为例来说明。附加半导体区域216配置于第二半导体区域212与源极S之间，且附加半导体区域2 配置于第二半导体区域222与漏极D之间。附加半导体区域216，2 的导电率实质上大于或等于第一半导体区域210的导电率。图10是依照本发明的第二实施例的一种TFT的剖面示意图。图10所示的实施例相似于图8所示的实施例，因此图10中与图8相同元件以相同附图标记表示，且在此不予
9赘述。图10所示的实施例与图8所示的实施例不同之处在于TFT的半导体层202还包括缓冲区域(buffer region) 218/228.在本实施例中，是以半导体层202具有二个缓冲区域 218与228为例来说明。缓冲区域218配置于第一半导体区域210与第四半导体区域214b 之间，且缓冲区域2 配置于第一半导体区域210与第四半导体区域224b之间。特别是， 缓冲区域218的导电率从第一半导体区域210往第四半导体区域214b逐渐增加，且缓冲区域228的导电率从第一半导体区域210往第四半导体区域224b逐渐增加。更详细地说， 靠近第一半导体区域210的缓冲区域218/228的导电率实质上小于靠近第四半导体区域 214b/224b的缓冲区域218/2 的导电率，且缓冲区域218/2 的导电率从第一半导体区域 210往第四半导体区域214b/224b逐渐增加。缓冲区域218/2 可以是具有梯度掺杂浓度的经掺杂半导体区域。图11是依照本发明的第二实施例的一种TFT的剖面示意图。图11所示的实施例相似于图8所示的实施例，因此图11中与图8相同元件以相同附图标记表示，且在此不予赘述。图11所示的实施例与图8所示的实施例不同之处在于TFT的半导体层202配置于栅极G上方。因此，图11中的TFT的栅极G是配置于基板200上，绝缘层204覆盖栅极G， 半导体层202配置于绝缘层204上，保护层206覆盖半导体层202，且电极对S，D配置于保护层206上。在其他的实施例中，图9中的附加半导体区域216/2 及图10中的缓冲区域 218/228至少其中之一也可以应用在图11的半导体层202中。范例及比较例以下的范例1及比较例1-2是用来说明具有半导体叠层的TFT确实可以降低光漏电流。范例1的TFT具有如图1所示的结构，其中半导体叠层110的第二半导体层108例如是η型掺杂(n-doped)非晶硅且厚度为200埃米(angstrom)。半导体叠层110的第三半导体层106a例如是未经掺杂非晶硅且厚度为100埃米。半导体叠层110的第四半导体层 106b例如是η型掺杂非晶硅且厚度为300埃米。半导体叠层110在此称为欧姆接触层，半导体叠层110包括第二半导体层108以及至少一半导体层组106，其中半导体层组106包括第三半导体层106a及第四半导体层106b。比较例1中的TFT为传统TFT，其仅具有一层大约200埃米的欧姆接触层。比较例2中的TFT为传统TFT，其仅具有一层大约600埃米的欧姆接触层。图12至图15所示为像素保持能力(pixel holding capability)(即也可表现出光漏电流)的电流电压曲线(IV-curve)图。在图12至图15中，范例1与比较例1_2的薄膜晶体管皆为液晶显示器(LCD)的像素的开关元件，X轴代表栅源极电压(Vgs)且Y轴代表漏源极电流(Ids)。请参照图12至图13，具有范例1与比较例1-2的薄膜晶体管的液晶显示器是放置于黑暗的环境中。图12是当薄膜晶体管的漏源极电压(Vds)大约为5V时所得到的I-V 曲线图(Ids-Vgs curves)，图13是当薄膜晶体管的漏源极电压大约为15V时所得到的I-V 曲线图。如图12至图13所示，范例1的薄膜晶体管相较于比较例1-2的薄膜晶体管具有较低的漏电流(Ids)。特别是，当漏源极电压愈高，漏电流(Ids)下降效应更加明显。请参照图14至图15具有范例1与比较例1-2的薄膜晶体管的液晶显示器并未放置于黑暗的环境中，且上述液晶显示器的背光模组提供了大约500尼特(nits)的亮度。类似地，图14是当薄膜晶体管的漏源极电压(Vds)大约为5V时所得到的I-V曲线图，图15
10是当薄膜晶体管的漏源极电压大约为15V时所得到的I-V曲线图。如图14至图15所示， 范例1的薄膜晶体管相较于比较例1-2薄膜晶体管具有较低的光漏电流(Ids)。特别是，在图14中范例1的光漏电流(Ids)与比较例1相比大约下降79. 9% (在Vgs = -15V时)。 在图15中范例1的光漏电流与比较例1相比大约下降88. 9% (在Vgs = -15V时)。图16至图17所示为薄膜晶体管是作为驱动器(例如是栅极驱动电路 (gatedriver on array, GOA))的漏电流的IV曲线图。在图16至图17中，范例1与比较例1-2的薄膜晶体管皆作为GOA的开关元件，X轴代表栅源极电压(Vgs)且Y轴代表漏源极电流(Ids)。具有范例1与比较例1-2的薄膜晶体管的GOA是放置于黑暗的环境中。图 16是当薄膜晶体管的漏源极电压(Vds)大约为30V时所得到的I-V曲线图，图17是当薄膜晶体管的漏源极电压大约为50V时所得到的I-V曲线图。如图16至图17所示，范例1的薄膜晶体管相较于比较例1-2具有较低的漏电流(Ids)。特别地是，在图16中范例1的漏电流(Ids)与比较例1相比大约下降81. 8% (在Vgs = OV时)。在图17中范例1的光漏电流与比较例1相比大约下降87. 2% (在Vgs = OV时)。图18所示为像素充电能力(pixel charging capability)的IV曲线图。图19 所示为寄生电阻(parasitic resistance)与薄膜晶体管的欧姆接触层的厚度的关系示意图。在图18中，范例1与比较例1-2的薄膜晶体管皆作为液晶显示器(LCD)的像素的开关元件，X轴代表栅源极电压(Vgs)且Y轴代表漏源极电流(Ids)。在图19中范例1与比较例1-3的薄膜晶体管皆作为液晶显示器(LCD)的像素的开关元件，其中比较例3的薄膜晶体管为传统TFT，其仅具有一层大约400埃米的欧姆接触层。而左侧Y轴代表寄生电阻，右侧Y轴代表寄生电阻下降率。一般而言，如图19所示，寄生电阻与欧姆接触层和半导体层的相对厚度有关。而当寄生电阻愈低时，像素充电能力就会愈好。如图18所示，具有范例1 的薄膜晶体管的像素的充电能力比较例1-2相当。换句话说，范例1中薄膜晶体管的半导体叠层不影响像素充电能力。以上所述的实施例皆可应用在任何种类的显示面板或其他任何与薄膜晶体管有关的显示面板中。显示面板包括液晶显示面板(LCD panel)、自发光型显示面 (self-emitting display panel, SED panel) > 电办1c H 示 0 (EPDpanel) > 其他适合的显示面板或任两种以上的组合。IXD包括穿透型显示面板、穿透反射型 (trans-reflective)显示面板、反射型显示面板、彩色滤光片于阵列上(color filter on array)显示面板、阵列于彩色滤光片上(array on colorfilter)显示面板、垂直配向型(vertical alignment, VA)显示面板、/K平切换型(inplane switch, IPS)显示面板、多域垂直配向型(multi-domain vertical alignment，MVA)显示面板、扭曲向列型(twist nematic, TN)显示面板、超扭曲向列型(super twist nematic, STN)显示面板、图案垂直配向型(patterned-silt verticalalignment, PVA)显示面板、超级图案垂 ^KtnlM (super patterned-silt verticalalignment, S-PVA) M^M T1Cii λ Il ^ 型(advance super view，ASV)显示面板、边缘电场切换型(fringe field switching, FFS)显示面板、连续焰火状排列型(continuous pinwheel alignment, CPA)显示面板、
(axiallysymmetric aligned micro-cell mode, ASM) 1 ^ ^ 学补偿弯曲排列型(optical compensation banded, 0CB)显示面板、超级水平切换型 (super in planeswitching, S-IPS)显示面板、先进超级水平切换型(advanced superin planeswitching，AS-IPS)显示面板、极端边缘电场切换型(ultra-fringe field switching, UFFS)显示面板、高分子稳定配向型显示面板、双视角型(dual-view)显示面板、三视角型(triple-view)显示面板、三维显示面板、蓝相(blue phase)显示面板、 其它型显示面板或上述的组合。自发光型显示面板(SED panel)包括磷光电激发光 (phosphorescence electro-luminescent)显不面板、萤光(fluorescence)电激发光显不面板或上述的组合，且自发光材质可以是有机材料、无机材料或其组合。再者，上述所提材料的分子大小包括小分子、聚合物或其组合。 虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作任意的改动与润饰，故本发明的保护范围当视所附的权利要求所界定的范围为准。
权利要求
1.一种薄膜晶体管，包括 一栅极以及一电极对；一第一半导体层，配置于该栅极与该电极对之间；一半导体叠层，配置于该第一半导体层与该电极对之间，其中该半导体叠层包括 一第二半导体层，邻近于该电极对设置；以及至少一半导体层组，该半导体层组包括一第三半导体层以及一第四半导体层，该第三半导体层夹于该第二半导体层与该第四半导体层之间，其中该第三半导体层的导电率实质上小于该第二半导体层的导电率及该第四半导体层的导电率。
2.如权利要求1所述的薄膜晶体管，还包括一附加半导体层，配置于该半导体叠层的该第二半导体层与该电极对之间。
3.如权利要求1所述的薄膜晶体管，还包括一缓冲层，配置于该第一半导体层与该半导体叠层的该第四半导体层之间，该缓冲层的导电率由该第一半导体层往该半导体叠层的该第四半导体层逐渐增加。
4.如权利要求1所述的薄膜晶体管，其中该电极对与该第二半导体层接触。
5.如权利要求1所述的薄膜晶体管，其中该栅极配置于该第一半导体层下方。
6.如权利要求1所述的薄膜晶体管，其中该电极对配置于该第一半导体层下方。
7.如权利要求1所述的薄膜晶体管，还包括一介电岛状物，配置于该第一半导体层上且位于该第一半导体层与该半导体叠层之间。
8.如权利要求1所述的薄膜晶体管，其中该第三半导体层的导电率实质上大于或等于第一半导体层的导电率。
9.一种薄膜晶体管，包括 一栅极以及一电极对；一半导体层，配置于该栅极上或配置于该栅极下方，其中该半导体层包括 至少一第一半导体区域；至少一第二半导体区域，配置于该第一半导体区域的至少一侧；以及至少一半导体区域组，该半导体区域组包括一第三半导体区域以及一第四半导体区域，该第三半导体区域夹于该第二半导体区域与该第四半导体区域之间，其中该第三半导体区域的导电率实质上小于该第二半导体区域的导电率及该第四半导体区域的导电率。
10.如权利要求9所述的薄膜晶体管，还包括至少一附加半导体区域，配置于该第二半导体区域与该电极对之间。
11.如权利要求9所述的薄膜晶体管，还包括至少一缓冲区域，配置于该第一半导体区域与该第四半导体区域之间，该缓冲区域的导电率由该第一半导体区域往该第四半导体区域逐渐增加。
12.如权利要求9所述的薄膜晶体管，其中该电极对与该第二半导体区域接触。
13.如权利要求9所述的薄膜晶体管，其中该第三半导体区域的导电率实质上大于或等于该第一半导体区域的导电率。
全文摘要
一种薄膜晶体管，包括栅极、电极对、配置于栅极与电极对之间的第一半导体层以及配置于第一半导体层与电极对之间的半导体叠层。半导体叠层包括第二半导体层以及至少一半导体层组。其中，第二半导体层邻近于电极对设置，半导体层组包括第三半导体层以及第四半导体层。此外，第二半导体层与第四半导体层包夹第三半导体层。详细而言，第三半导体层的导电率实质上小于第二半导体层的导电率及第四半导体层的导电率。本发明的薄膜晶体管通过半导体叠层中的空穴阻挡可以有效地降低TFT的光漏电流。
文档编号H01L29/06GK102184967SQ20111010248
公开日2011年9月14日 申请日期2011年4月19日 优先权日2010年12月1日
发明者吴文馨, 林欣桦, 黄俊尧 申请人:友达光电股份有限公司