专利名称：获得高集成度的半导体器件的制作方法
技术领域：
本发明涉及一种半导体器件，尤其涉及一种获得高集成度的半导体器件。
背景技术：
电子装置中功能的增加引起半导体器件如半导体芯片等中的焊盘数目的增加。由于这个原因，肯定需要在焊盘下安放元件并有效地利用芯片面积。
另一方面，形成于半导体芯片的表面上的焊盘受到机械应力，该应力由以下原因引起测试产品的步骤中的探针；和组装产品的步骤中的结合。由于这个原因，当在焊盘下安放元件时，即使受到由探针导致的应力，也要求元件特性不改变。图1A是示出常规半导体器件的示意结构的顶视图。而且，图1B是示出在常规半导体器件中，当使探针与焊盘接触时，沿着图1A中示出的线A0-A0’的示意结构的截面图。
如图1A和1B中所示，常规半导体器件101包括衬底30；层叠在衬底30上的第一布线层6；和层叠在第一布线层6上的可结合的结合布线层10。形成在衬底30上的扩散层30a和第一布线层(1AL)6通过在接触孔(CT)7中的接触电连接。结合布线层10包括实际上结合其表面的第二布线层(2AL)5和第三布线层(3AL)3。而且，第二布线层5和第三布线层3通过在通孔(TH)4中的接触电连接。除了焊盘部分之外的结合布线层10的上部被覆盖层2覆盖，以保护半导体器件不受湿气和损坏。在第一布线层(1AL)6和可结合的结合布线层10之间形成层间介电层。
然而，在常规半导体器件101中，如图1B中所示，存在探针的下压动作导致破裂穿过结合布线层10的第三布线层3引入到第二布线层5中的情况。由于这个原因，尤其难以避免在第二布线层5上的压力的影响，并且难以在结合布线层10下安放元件。
与上面的描述相结合，日本未决公开专利申请(JP-A-Heisei，7-153922)公开了一种集成电路。该集成电路包括衬底(201)形成在衬底(201)的表面上的有源元件(203)安放在有源元件(203)的至少一部分上的金属焊盘(219)形成在金属焊盘(219)和衬底(201)之间并覆盖有源元件(203)的至少一部分的第二金属布线(215)；用于将第二金属层(215)和金属焊盘(219)及有源元件(203)分开的介电层(214、213和217)；和从金属焊盘(219)向有源元件(203)延伸的导体(251、255和215)。
现在已经发现以下问题。在常规半导体器件中，目的在于释放由结合工艺引起的机械应力。然而，甚至是当测试产品时在与探针的接触动作中，焊盘上也会产生机械应力。而且，探针的尖端形状比结合布线的尖端的球形形状更尖。由此，由探针引起的焊盘上的机械应力集中比由结合布线引起的机械应力集中更严重。于是，在与探针接触时很可能将结构损伤如破裂等引入到焊盘下的布线层中。例如，由于探针的尖端宽度比第一布线层(1AL)6的线宽小，因此如图1B中示出的区域P0等第一布线层(1AL)6易于受损。由于这个原因，为了通过在焊盘下安放元件来获得较高集成度的半导体器件，尤其需要开发一种具有对焊盘的压力抵抗方面优良的层叠结构的半导体器件。
发明内容
为了实现本发明的方面，本发明提供了一种半导体器件，包括在其上形成半导体元件的衬底；层叠在所述衬底上的第一布线层；可结合并层叠在所述第一布线层上的结合布线层，其中所述第一布线层包括沿着相同方向平行排列的多条布线；和绝缘膜，其填充在所述第一布线层中的各所述多条布线之间，以使所述绝缘膜支撑所述结合布线层。
在本发明中，绝缘膜形成于第一布线层的各布线之间，以支撑结合布线层。因此，当将由探针引起的机械应力施加在结合布线层上时，可降低机械应力在半导体器件中尤其是在第一布线层中的影响。
根据本发明，可以提供一种半导体器件，其在对焊盘的压力抵抗方面尤其优良并通过在焊盘下安放元件来获得较高集成度。
根据与附图结合的以下描述，本发明的上述和其它目的、优点和特征将更明显，其中图1A是示出常规半导体器件的示意结构的顶视图；图1B是示出在常规半导体器件中，使探针与焊盘接触时的示意结构的截面图；图2A是示出根据本发明的第一实施例的半导体器件的示意结构的顶视图；图2B是示出在根据本发明的第一实施例的半导体器件中，使探针与焊盘接触时的示意结构的截面图；图3是示出根据本发明的第一实施例的半导体器件50的良品率的图；图4A是示出根据本发明的第二实施例的半导体器件的示意结构的顶视图；和图4B是示出在根据本发明的第二实施例的半导体器件中，使探针与焊盘接触时的示意结构的截面图。
具体实施例方式
现在，在此参考示意性实施例描述本发明。本领域中技术人员将意识到，可使用本发明的讲解实现很多可选实施例，并且本发明不限于用于说明目的示出的实施例。
以下参考附图描述根据本发明的半导体器件的实施例。
根据本发明的半导体器件包括形成元件的衬底；具有层叠在衬底上并沿着相同方向平行安放的多条矩形布线的底部布线层；和层叠在底部布线层上的可结合的结合布线层。尤其，在根据本发明的半导体器件中，优化设置底部布线层中的矩形布线的线宽和形成在矩形布线之间的绝缘膜的宽度。因此，施加在形成于半导体器件的上表面上的焊盘上的由探针引起的机械应力通过来绝缘膜支撑。
结果，在本发明的半导体器件中，甚至直接在焊盘下方也可安放元件，并获得较高集成度的半导体器件。
(第一实施例)图2A是示出根据本发明的第一实施例的半导体器件的示意结构的顶视图。而且，图2B是示出在根据本发明的第一实施例的半导体器件中，当使探针与焊盘接触时，沿着图2A中所示出的线A1-A1’的示意结构的截面图。在该实施例中的半导体器件50包括衬底8；第一布线层(1AL)56；和可结合的结合布线层10。在衬底8上，例如形成了如MOS晶体管等半导体元件。第一布线层(1AL)56包括层叠在衬底8上并沿着相同方向以恒定间隔平行排列的多条矩形布线56a。多条矩形布线56a中的每一个都具有恒定宽度。可结合的结合布线层10层叠在第一布线层(1AL)56上。形成在衬底8上的扩散层8a和第一布线层(1AL)56通过在接触孔(CT)7中的接触电连接。结合布线层10可以具有层叠在第一布线层(1AL)56上的至少一层或多层布线层。在该实施例中的结合布线层10包括层叠在第一布线层(1AL)56上的第二布线层(2AL)5；和层叠在第二布线层(2AL)5上的第三布线层(3AL)3。由此，第二布线层(2AL)5和第三布线层(3AL)3通过在具有栅格形状的通孔(TH)4中的接触电连接。在该实施例中，进一步安放覆盖膜2以保护器件不受湿气和外部损伤。安放覆盖膜2使其覆盖除了形成在结合布线层10的顶表面上的焊盘部分之外的上部。层间介电层形成在第一布线层(1AL)56和可结合的结合布线层10之间。
在该实施例中，由BPSG(硼磷硅玻璃)膜(混合了硼和磷的氧化硅膜)或通过HDP(高密度等离子体)形成的氧化硅基膜制成的绝缘膜56b填充在第一布线层(1AL)56的各矩形布线56a之间。第一布线层(1AL)56的矩形布线56a的线宽和填充在矩形布线之间的绝缘膜56b的宽度被设置成最佳值，这主要基于构成半导体器件的布线层的层数和由探针100引起的应力。图3是示出根据本发明的第一实施例半导体器件50的良品率的图。在此，水平轴示出了第一布线层(1AL)56的矩形布线56a的线宽。垂直轴示出了良品率。良品率是当矩形布线56a的线宽具有任意值时，在应用了具有尖端宽度为15μm的探针100之后破裂不会引入半导体器件50的第二布线层(2AL)5中的概率。
如在该实施例中所描述的，在结合布线层10具有两层结构的情况下，基于图3中示出的结果，将第一布线层(1AL)56的矩形布线56a的每个线宽设置成6μm或更小，并将填充在各(相邻)矩形布线56a之间的绝缘膜56b的宽度值设置成等于或大于每条矩形布线的线宽值。
由于该实施例中的半导体器件具有上述结构，例如，如图2B中所示，即使将探针100(典型探针的尖端宽度为20±5μm)向下压到结合布线层10的表面上，填充在各矩形布线56a之间的绝缘膜56b起屏蔽作用并抵抗由探针100的下压动作产生的压力。由于这个原因，可以保护结构不受损伤，该损伤是由探针100对位于结合布线层10中或下方的层叠层的机械应力引起的，所述层叠层包括结合布线层10的第二布线层(2AL)5。也就是说，第一布线层(1AL)56的如图2B中示出的区域P1可避免被损伤，这是由于探针100的尖端宽度大于矩形布线56a的线宽，并且矩形布线56a之间的区域填充有绝缘膜56b，从而绝缘膜56b能够支撑结合布线层10。因此，在本发明的半导体器件50中，甚至可以直接在焊盘下方安放如MOS晶体管等元件，并且可获得较高集成度的半导体器件。
(第二实施例)图4A是示出根据本发明的第二实施例的半导体器件的示意结构的顶视图。而且，图4B是示出在根据本发明的第二实施例的半导体器件中，当探针与焊盘接触时，沿着图4A中示出的线A2-A2’的示意结构的截面图。该实施例的半导体器件60的基本结构与第一实施例中的相似。在此，在该实施例中，根据其功能需要，半导体器件60具有构成结合布线层10A的第一布线层(1AL)66和第二布线层(2AL)65电连接的结构。
该实施例中的半导体器件60包括衬底8；第一布线层(1AL)66；和可结合的结合布线层10A。在衬底8上，例如形成如MOS晶体管等半导体器件。第一布线层(1AL)66包括层叠在衬底8上并沿着相同方向以恒定间隔平行排列的多条矩形布线66a。多条矩形布线66a中的每一条都具有恒定宽度。可结合的结合布线层10A层叠在第一布线层(1AL)66上。形成于衬底8上的扩散层8a和第一布线层(1AL)66通过在接触孔(CT)7中的接触电连接。结合布线层10A可具有层叠在第一布线层(1AL)66上的至少一层或多层布线层。该实施例中的结合布线层(2AL)10A包括层叠在第一布线层(1AL)66上的第二布线层(2AL)65；和层叠在第二布线层(2AL)65上的第三布线层(3AL)3。然后，第二布线层(2AL)65和第三布线层(3AL)3通过具有栅格形状的通孔(2TH)4中的接触电连接。在该实施例中，构成结合布线层10A的第一布线层(1AL)66和第二布线层(2AL)65尤其根据其功能需要电连接。由于这个原因，第一布线层(1AL)66包括延伸到形成结合布线层10A的第三布线层3的区域外部的第一布线层延伸部分66A。而且，第二布线层(2AL)65包括延伸到形成结合布线层10A的第三布线层3的区域外部的第二布线层延伸部分65A。
然后，由于第一布线层延伸部分66A和第二布线层延伸部分65A通过在通孔(1TH)70中的接触电连接，因此构成结合布线层10A的第一布线层(1AL)66和第二布线层(2AL)65电连接。层间介电层形成于第一布线层(1AL)66和可结合的结合布线层10A之间。
第二布线层延伸部分65A可延伸到第三布线层(3AL)3下方的区域Q1，如图4B中所示。第二布线层延伸部分65A可延伸到远离第三布线层(3AL)3的区域外部的区域Q2，如图4B中所示。在这些情况下，第一布线层延伸部分66A可延伸到可通过在如通孔70那样的通孔中的接触被连接到第二布线层延伸部分65A的适合区域。
在该实施例中，进一步安放覆盖膜2，以保护器件不受湿气和外部损伤。安放覆盖膜2使其覆盖除了形成于结合布线层10的顶表面上的焊盘部分之外的上部。
在该实施例中，由BPSG膜(混合了硼和磷的氧化硅膜)或者通过HDP(高密度等离子体)构成的氧化硅基膜制成的绝缘膜66b(未示出)被填充到第一布线层(1AL)66的各矩形布线66a之间。第一布线层(1AL)66的矩形布线66a的线宽和填充到矩形布线66a之间的绝缘膜66b的宽度被设置成最佳值，这主要基于构成半导体器件60的布线层的层数和由探针100引起的应力。
而且，在该实施例中，与第一实施例相类似，第一布线层(1AL)66的矩形布线66a的每条线宽都设置成6μm或更小，且填充在各矩形布线之间的绝缘膜66b的宽度值被设置为等于或大于每条矩形布线66a的线宽值。
由于该实施例中的半导体器件具有上述结构，如图4B中所示，因此即使将探针向下压在结合布线层10A的表面上，填充在各矩形布线66a之间的绝缘膜66b也支撑通过探针100的下压动作加载的压力。由于这个原因，可以保护结构不受到由探针对位于结合布线层10A中或下方的叠层的机械应力引起的损伤，其中所述叠层包括结合布线层10A的第二布线层(2AL)65。也就是说，第一布线层(1AL)66可避免被损伤，这是由于探针100的尖端宽度大于矩形布线66a的线宽，并且矩形布线66a之间的区域填充有绝缘膜66b，从而使绝缘膜66b可支撑结合布线层10A。而且，延伸到结合层10A的区域外部的第一布线层延伸部分66A和第二布线层延伸部分65A通过在通孔(1TH)70中的接触电连接，并且因此构成第一布线层(1AL)66和结合布线层10A，使其电连接。通过该电连接结构，即使将探针100向下压到结合布线层10A的表面上，也可稳定地确保第一布线层(1AL)66和结合布线层10之间的电力连续性。
以这种方式，在本发明的半导体器件中，确保了第一布线层(1AL)66和结合布线层10A之间的电力连续性，并且甚至可直接在焊盘下方安放如MOS晶体管等元件。由此，可获得较高集成度的半导体器件。
很明显，本发明不限于上述实施例，可对上述实施例进行修改和变化而不脱离本发明的范围和精神。
权利要求
1.一种半导体器件，包括衬底，其上形成有半导体元件；第一布线层，其层叠在所述衬底上；和结合布线层，其是可结合的并且层叠在所述第一布线层上，其中所述第一布线层包括多条布线，其沿着相同方向平行排列，和绝缘膜，其填充在所述第一布线层中的各所述多条布线之间，以使所述绝缘膜支撑所述结合布线层。
2.根据权利要求1的半导体器件，其中所述结合布线层包括至少两层布线层，其层叠在所述第一布线层上，其中所述至少两层布线层的一层中的布线部分通过第一路径电连接到所述至少两层布线层的另一层中的布线部分，并且其中所述第一路径形成在被所述至少两层布线层的顶部覆盖的区域中。
3.根据权利要求2的半导体器件中，其中所述第一布线层中的布线部分通过第二路径电连接到所述至少两层布线层的低于该至少两层布线层的所述顶部的一层中的布线部分，其中所述第二路径形成在所述区域外部。
4.根据权利要求3的半导体器件，其中所述第二路径包括第一延伸部分，其是所述区域外部的所述第一布线层中的布线部分的延伸部分，第二延伸部分，其是所述区域外部的该至少两层布线层的所述一层中的布线部分的延伸部分，和接触部分，其形成于所述区域外部，其中所述第一延伸部分通过接触部分电连接到所述第二延伸部分。
5.根据权利要求1的半导体器件，进一步包括覆盖膜，用其覆盖所述结合布线层。
6.根据权利要求1的半导体器件，其中所述多条布线的每一条的线宽等于或小于6μm，并且其中所述多条布线的相邻两条布线之间的填充有所述绝缘膜的区域的宽度等于或大于所述线宽。
7.根据权利要求1至6中的任一项的半导体器件，其中所述绝缘膜由BPSG(硼磷硅玻璃)膜和通过HDP(高密度等离子体)形成的氧化硅膜中的至少一种构成。
8.一种半导体器件，包括盘，其形成于衬底上；第一金属布线层，其形成于所述盘和所述衬底之间；和第二金属布线层，其形成于所述第一金属布线层和所述衬底之间，其中所述第二金属布线层包括绝缘膜，其填充在所述第二金属布线层中的金属布线之间，以使所述绝缘膜支撑所述第一金属布线层。
9.根据权利要求8的半导体器件，其中所述第二金属布线层中的布线部分通过第一路径电连接到所述衬底，并且其中所述第一路径形成于被所述第一金属布线层覆盖的区域中。
10.根据权利要求9的半导体器件，其中所述第一金属布线层中的布线部分通过第二路径电连接到所述第二金属布线层中的布线部分，其中所述第二路径形成于所述区域外部。
11.根据权利要求10的半导体器件，其中所述第二路径包括第一延伸部分，其是在所述区域外部的所述第一金属布线层中的布线部分的延伸部分，第二延伸部分，其是在所述区域外部的所述第二金属布线层中的布线部分的延伸部分，和接触部分，其形成于所述区域外部，其中所述第一延伸部分通过接触部分电连接到所述第二延伸部分。
12.根据权利要求8的半导体器件，其中所述金属布线的每一条的线宽等于或小于6μm，并且其中在所述金属布线中的相邻两条金属布线之间的填充有所述绝缘膜的区域的宽度等于或大于所述线宽。
13.根据权利要求8至12中的任一项的半导体器件，其中所述绝缘膜由BPSG(硼磷硅玻璃)膜和通过HDP(高密度等离子体)形成的氧化硅膜中的至少一种构成。
全文摘要
一种半导体器件，包括衬底(8)、第一布线层(56、66)和结合布线层(10、10A)。在衬底(8)上，形成半导体元件。第一布线层(56、66)层叠在衬底(8)上。结合布线层(10、10A)是可结合的并且层叠在第一布线层(56、66)上。第一布线层包括多条布线(56a、66a)和绝缘膜(56b、66b)。多条布线(56a、66a)沿着相同方向平行排列。绝缘膜(56b、66b)填充在第一布线层(56、66)中的各多条布线(56a、66a)之间，以使绝缘膜(56b、66b)支撑结合布线层(10、10A)。
文档编号H01L23/522GK1956187SQ20061013655
公开日2007年5月2日 申请日期2006年10月25日 优先权日2005年10月25日
发明者小槻一贵 申请人:恩益禧电子股份有限公司