专利名称：半导体器件以及其制造方法
技术领域：
本发明涉及半导体器件以及其制造方法，特别是涉及具备以包围半导体集成电路的周围的方式设置的密封环的半导体器件以及其制造方法。
背景技术：
在半导体器件的制造程序中，当在半导体衬底上形成多个半导体元件之后，通过沿着切割线部切断半导体衬底，分离成单个的LSI芯片。这时，在切割线部的切断面上，便露出在半导体元件的形成过程中层叠的多层的层间绝缘膜。
该层间绝缘膜以及层间绝缘膜界面成为水分的侵入路径，成为半导体器件的误动作的原因等，从而有可能在信赖性方面成为问题。
另外，由于切割时的应力，或由与封装LSI芯片时使用的密封树脂的热膨胀系数差引起的应力等，在层间绝缘膜上产生裂纹，该裂纹也有可能成为水分的侵入路径。
作为这些问题的对策，采用以包围半导体集成电路的形成区域的周围的方式设置被称为密封环或防护环的环状结构体的构成。
密封环利用形成在半导体集成电路形成区域上的布线层和接触部的形成工序而形成，并使用与布线层和接触部相同的材料。
图17是展示该发明的背景技术的密封环的构成的剖面图。
如图17所示，密封环90设置在半导体衬底1上的电路形成区域和切割区域之间。
在图17中，作为设置在硅衬底等半导体衬底1上的半导体元件的一例，展示了在由元件隔离绝缘膜2规定的有源区域上设置了MOS晶体管Q1的构成。
MOS晶体管Q1具有隔着栅极绝缘膜31设置在半导体衬底1上的栅极32，设置在栅极32的侧面上的侧壁绝缘膜33，和分别设置在栅极32的栅纵向的两侧面外方的半导体衬底1的表面内的源·漏层34而构成。
并且，以覆盖MOS晶体管Q1的方式在半导体衬底1上设置层间绝缘膜4，在其上，依次设置层间绝缘膜5、6、7、8、9、10以及11，从而成为多层结构。再者，在各层间绝缘膜之间设置有蚀刻停止膜ES。
然后，在这些层间绝缘膜4～11上，在电路形成区域上，设置与MOS晶体管Q1电连接的布线层，和接触部，从而构成多层布线层。
即，以贯通层间绝缘膜4后到达源·漏层34的方式设有2个接触部4a。
另外，以贯通层间绝缘膜5以及层间绝缘膜4上的蚀刻停止膜ES的方式设有多个布线层5a。多个布线层5a之中的2个，以与设在层间绝缘膜4中的2个接触部4a相连接的方式形成。
另外，以贯通层间绝缘膜6以及层间绝缘膜5上的蚀刻停止膜ES的方式设有多个接触部6a，多个接触部6a之中的2个，以与电连接在MOS晶体管Q1的源·漏层34上的布线层5a相连接的方式形成。
并且，多个接触部6a之中，与MOS晶体管Q1的一方的源·漏层34电连接的1个，与设置在层间绝缘膜6中的布线层7a相连接。布线层7a设置在接触部6a的上部，布线层7a以及接触部6a通过双重镶嵌法形成。
另外，以贯通层间绝缘膜7以及层间绝缘膜6上的蚀刻停止膜ES的方式设有2个接触部8a，一方的接触部8a以与电连接在MOS晶体管Q1的源·漏层34上的接触部6a相连接的方式形成。
并且，2个接触部8a与设置在层间绝缘膜7中的布线层9a相连接。布线层9a设置在接触部8a的上部，布线层9a以及接触部8a通过双重镶嵌法形成。
另外，以贯通层间绝缘膜8以及层间绝缘膜7上的蚀刻停止膜ES的方式设有接触部10a，该接触部10a以与电连接在MOS晶体管Q1的源·漏层34上的布线层9a相连接的方式形成。
并且，接触部10a与设置在层间绝缘膜8中的布线层11a相连接。布线层11a设置在接触部10a的上部，布线层11a以及接触部10a通过双重镶嵌法形成。
另外，以贯通层间绝缘膜9以及层间绝缘膜8上的蚀刻停止膜ES的方式设有接触部12a，该接触部12a以与电连接在MOS晶体管Q1的源·漏层34上的布线层11a相连接的方式形成。
并且，接触部12a与设置在层间绝缘膜9中的布线层13a相连接。布线层13a设置在接触部12a的上部，布线层13a以及接触部12a通过双重镶嵌法形成。
另外，以贯通层间绝缘膜10以及层间绝缘膜9上的蚀刻停止膜ES的方式设有接触部14a，该接触部14a以与电连接在MOS晶体管Q1的源·漏层34上的布线层13a相连接的方式形成。
并且，接触部14a与设置在层间绝缘膜10中的布线层15a相连接。布线层15a设置在接触部14a的上部，布线层15a以及接触部14a通过双重镶嵌法形成。
再者，在以上说明的接触部以及布线层中，在与层间绝缘膜之间具有阻挡金属层BM1，是构成接触部以及布线层的材料不直接与层间绝缘膜接触的构成。
另外，在层间绝缘膜11上设置钝化膜19，在钝化膜19上设置有聚酰亚胺膜20。
密封环90，利用形成在上述各层间绝缘膜上的接触部以及布线层的形成工序而形成。
即，在层间绝缘膜4中，用接触部4a的形成工序形成密封层4b，在层间绝缘膜5中，用布线层5a的形成工序形成密封层5b，在层间绝缘膜6中，用接触部6a以及布线层7a的双重镶嵌工序，分别形成密封层6b以及7b，在层间绝缘膜7中，用接触部8a以及布线层9a的双重镶嵌工序，分别形成密封层8b以及9b，在层间绝缘膜8中，用接触部10a以及布线层11a的双重镶嵌工序，分别形成密封层10b以及11b，在层间绝缘膜9中，用接触部12a以及布线层13a的双重镶嵌工序，分别形成密封层12b以及13b，在层间绝缘膜10中，用接触部14a以及布线层15a的双重镶嵌工序，分别形成密封层14b以及15b。
在此，由于密封层4b、6b、8b、10b、12b以及14b的宽度，比形成在各自的上部上的密封层5b、7b、9b、11b、13b以及15b的宽度形成的窄，因此密封层4b和5b、密封层6b和7b、密封层8b和9b以及密封层10b和11b、密封层12b和13b、密封层14b和15b的各个组合的剖面形状是T字型。
另外，设置贯通层间绝缘膜11以及层间绝缘膜10上的蚀刻停止膜ES后到达密封层15b的密封层16b，在层间绝缘膜11上，以覆盖密封层16b的上部的方式设置有密封层17b。
密封层17b用电路形成区域的最上层的布线层(图未示)的形成工序形成，例如由铝(Al)构成。
另外，密封层16b用电连接电路形成区域的最上层的布线层和布线层15a的接触部(图未示)的形成工序形成，在密封层16b和层间绝缘膜之间具有阻挡金属层BM2。
再者，密封层4b～17b以连续地层叠的方式设置，密封环90作为相对于从因切割而露出的层间绝缘膜4～11的切断面侵入的水分，和因应力而产生的裂纹的伸展的势垒而起作用。
另外，作为上述密封环90以外的构成，例如在专利文献1中，公开了将密封环设为2重结构，接近切割部的外侧的密封环，采用从最上层到最下层层叠相同宽度的导体层的构成，内侧的密封环利用布线层以及接触部的形成工序而形成的构成。
另外，在专利文献2中，公开了在切割部的附近从最上层到最下层层叠相同宽度的导体层的密封环。
专利文献1特开2000-277465号公报(图5)专利文献2特开2004-296904号公报(图3、图13)
近年，半导体器件的结构的微细化以及高集成化、动作的高速化进步，随之，布线的低电阻化的重要性提高，作为布线材料逐渐使用电阻较低的铜(Cu)。
在作为布线材料使用Cu时，一般用双重镶嵌法形成布线层以及接触部，正如用图17说明的那样，构成密封环90的密封层4b～15b之中，密封层6b～15b便用双重镶嵌法形成。
在此，在双重镶嵌法中，在以贯通层间绝缘膜的方式形成了之后成为接触部的孔之后，暂时在该孔内填充树脂材料，并在该状态下通过蚀刻形成成为布线层的槽。这是为了防止将已经形成的下层的布线层蚀刻的情况。
但是，构成密封环90的密封层6b～15b的容积，比相对应的接触部和布线层的容积大。这是为了以包围电路形成区域的方式形成密封层6b～15b。
特别是，由于用与接触部相同工序形成的密封层的容积比接触部大的多，因此用树脂材料填满用于形成该密封层的槽的做法，在技术上较困难。如果在树脂材料的填充不充分的状态下进行用于形成成为布线层的槽的蚀刻，有可能因蚀刻而将已经形成的下层的密封层除去一部分，这时，在上层的密封层和下层的密封层之间产生空隙，两者的连接部分变得脆弱，作为密封环的功能有可能降低。
另外，在具有降低层间绝缘膜的相对介电系数的倾向的现今，随着相对介电系数的降低，层间绝缘膜彼此的紧贴性也存在降低的倾向。在此，像密封环90这样的层叠剖面形状为T字型的密封层的构成，也具有防止层间绝缘膜彼此剥离的效果，但如果采用像专利文献2所公开的那样，从最上层到最下层层叠相同宽度的导体层的结构的密封环，这种效果可能较低。
发明内容
本发明是为了消除上述的问题点而研制成的，其目的在于提供具备将密封环的结构最优化，从而确保作为相对于来自于切割部的切断面的水分的侵入和裂纹的伸展的屏障的功能的密封环的半导体器件以及其制造方法。
本发明的第1方面所述的半导体器件，它是具备设在半导体衬底上的半导体集成电路、设在其上方的多层布线层，和以包围所述半导体集成电路以及所述多层布线层的周围的方式设置的密封环的半导体器件，所述密封环由分别设置在构成所述多层布线层的多个层间绝缘膜中的导电性的密封层的层叠体构成，所述密封层的层叠体具有将多个其剖面形状为T字型的第1密封层连续地层叠的部分，和将多个其剖面形状为矩形的第2密封层连续地层叠的部分。
本发明的第6方面所述的半导体器件的制造方法，具备在设置在形成在半导体衬底上的半导体集成电路的上方的第1层间绝缘膜上，依次形成蚀刻停止膜以及第2层间绝缘膜的工序(a)，在所述第2层间绝缘膜的与所述半导体集成电路的上方相对应的区域上，形成贯通所述第2层间绝缘膜之后到达所述蚀刻停止膜的孔，同时形成包围所述第2层间绝缘膜的与所述半导体集成电路的上方相对应的区域的周围，并贯通所述第2层间绝缘膜后到达蚀刻停止膜的槽的工序(b)，在所述孔以及所述槽内形成树脂层的工序(c)，在所述工序(c)之后，形成具有所述孔的上方成为开口部的布线图形并且覆盖所述槽的上方的抗蚀剂掩模的工序(d)，将所述抗蚀剂掩模作为掩模，然后通过蚀刻将所述第2层间绝缘膜除去到规定深度，从而形成布线槽的工序(e)，在除去所述抗蚀剂掩模以及所述孔以及所述槽内的所述树脂层之后，除去所述孔底部以及所述槽底部的所述蚀刻停止膜的工序(f)，在所述工序(f)之后，在连通的所述布线槽以及所述孔内，和所述槽内填充导体层的工序(g)。
发明的效果根据本发明的第1方面所述的半导体器件，由于密封环由分别设置在构成多层布线层的多个层间绝缘膜中的导电性的密封层的层叠体构成，并且密封层的层叠体具有将多个剖面形状为T字型的第1密封层连续地层叠的部分，和将多个剖面形状为矩形的第2密封层连续地层叠的部分，因此通过设为在多层布线层的下层侧连续地层叠多个第1密封层，在上层侧连续地层叠多个第2密封层的构成，将密封环的结构最优化，提高机械强度，从而可以确保作为相对于来自于切割部的切断面的水分的侵入和裂纹的伸展的屏障的功能。
根据本发明的第6方面所述的半导体器件的制造方法，可以利用在设置在半导体集成电路的上方的第2层间绝缘膜中通过双重镶嵌法形成布线层以及接触部的工序的一部分，以包围第2层间绝缘膜的与半导体集成电路的上方相对应的区域的周围的方式，形成剖面形状为矩形的密封环。
图1是展示本发明的实施方式的半导体器件的构成的剖面图。
图2是说明本发明的实施方式的半导体器件的制造工序的剖面图。
图3是说明本发明的实施方式的半导体器件的制造工序的剖面图。
图4是说明本发明的实施方式的半导体器件的制造工序的剖面图。
图5是说明本发明的实施方式的半导体器件的制造工序的剖面图。
图6是说明本发明的实施方式的半导体器件的制造工序的剖面图。
图7是说明本发明的实施方式的半导体器件的制造工序的剖面图。
图8是说明本发明的实施方式的半导体器件的制造工序的剖面图。
图9是说明本发明的实施方式的半导体器件的制造工序的剖面图。
图10是说明本发明的实施方式的半导体器件的制造工序的剖面图。
图11是说明本发明的实施方式的半导体器件的制造工序的剖面图。
图12是说明本发明的实施方式的半导体器件的制造工序的剖面图。
图13是说明本发明的实施方式的半导体器件的制造工序的剖面图。
图14是说明本发明的实施方式的半导体器件的制造工序的剖面图。
图15是说明本发明的实施方式的半导体器件的制造工序的平面图。
图16是说明本发明的实施方式的半导体器件的制造工序的平面图。
图17是展示以往的半导体器件的构成的剖面图。
具体实施例方式
(装置构成)在图1中展示了本发明的实施方式的半导体器件的剖面图。
在图1中，作为构成设置在硅衬底等半导体衬底1上的半导体集成电路的半导体元件的一例，展示了在由元件隔离绝缘膜2规定的有源区域上设置了MOS晶体管Q1的构成。并且，在半导体衬底1上的电路形成区域和切割区域之间设置有密封环100。
MOS晶体管Q1具有隔着栅极绝缘膜31设置在半导体衬底1上的栅极32，设置在栅极32的侧面上的侧壁绝缘膜33，和分别设置在栅极32的栅纵向的两侧面外方的半导体衬底1的表面内的源·漏层34而构成。
并且，以覆盖MOS晶体管Q1的方式在半导体衬底1上设置有层间绝缘膜4，在其之上，依次设置有层间绝缘膜5、6、7、8、9、10以及11，从而成为多层结构。
在此，层间绝缘膜4由用TEOS(tetra ethyl orthosilicate)形成的氧化硅薄膜(REOS氧化膜)形成，层间绝缘膜9～11例如由用CVD法形成的相对介电系数3.5左右的FSG(Fluorinated Silica Glass)膜构成，层间绝缘膜5以及6～8例如由用等离子CVD法形成的相对介电系数小于等于3.0的SiOC(含碳SiO2)膜构成。再者，在各层间绝缘膜之间设置有由相对介电系数9.0左右的氮化硅薄膜构成的蚀刻停止膜ES。
并且，在这些层间绝缘膜4～11上，在电路形成区域中，设有与MOS晶体管Q1电连接的布线层和接触部。
首先，在层间绝缘膜4上，以贯通层间绝缘膜4后到达源·漏层34的方式设有2个接触部4a。
然后，以贯通层间绝缘膜5以及层间绝缘膜4上的蚀刻停止膜ES的方式设置多个布线层5a(第1层布线)，多个布线层5a之中的2个，以与设在层间绝缘膜4中的2个接触部4a连接的方式形成。
另外，以贯通层间绝缘膜6以及层间绝缘膜5上的蚀刻停止膜ES的方式设有多个接触部6a，多个接触部6a之中的2个，以与电连接在MOS晶体管Q1的源·漏层34上的布线层5a相连接的方式形成。
并且，多个接触部6a之中，与MOS晶体管Q1的一方的源·漏层34电连接的1个，与设置在层间绝缘膜6中的布线层7a(第2层布线)相连接。布线层7a设置在接触部6a的上部，布线层7a以及接触部6a通过双重镶嵌法形成。
另外，以贯通层间绝缘膜7以及层间绝缘膜6上的蚀刻停止膜ES的方式设有2个接触部8a，一方的接触部8a以与电连接在MOS晶体管Q1的源·漏层34上的接触部6a相连接的方式形成。
并且，2个接触部8a与设置在层间绝缘膜7中的布线层9a(第3层布线)相连接。布线层9a设置在接触部8a的上部，布线层9a以及接触部8a通过双重镶嵌法形成。
另外，以贯通层间绝缘膜8以及层间绝缘膜7上的蚀刻停止膜ES的方式设有接触部10a，该接触部10a以与电连接在MOS晶体管Q1的源·漏层34上的布线层9a相连接的方式形成。
并且，接触部10a与设置在层间绝缘膜8中的布线层11a(第4层布线)相连接。布线层11a设置在接触部10a的上部，布线层11a以及接触部10a通过双重镶嵌法形成。
另外，以贯通层间绝缘膜9以及层间绝缘膜8上的蚀刻停止膜ES的方式设有接触部12a，该接触部12a以与电连接在MOS晶体管Q1的源·漏层34上的布线层11a相连接的方式形成。
并且，接触部12a与设置在层间绝缘膜9中的布线层13a(第5层布线)相连接。布线层13a设置在接触部12a的上部，布线层13a以及接触部12a通过双重镶嵌法形成。
另外，以贯通层间绝缘膜10以及层间绝缘膜9上的蚀刻停止膜ES的方式设有接触部14a，该接触部14a以与电连接在MOS晶体管Q1的源·漏层34上的布线层13a相连接的方式形成。
并且，接触部14a与设置在层间绝缘膜10中的布线层15a(第6层布线)相连接。布线层15a设置在接触部14a的上部，布线层15a以及接触部14a通过双重镶嵌法形成。
再者，以上说明的接触部以及布线层由铜(Cu)构成，在接触部以及布线层和层间绝缘膜之间，具有例如由TaN构成的阻挡金属层BM1，是构成接触部以及布线层的材料不直接与层间绝缘膜接触的构成。
另外，在层间绝缘膜11上设置有由通过等离子氮化形成的氮化硅薄膜构成的钝化膜19，在钝化膜19上设置有聚酰亚胺膜20。
另一方面，在密封环部中，在层间绝缘膜4～11以及钝化膜19中设置有密封环100。
密封环100利用形成在上述各层间绝缘膜上的接触部以及布线层的形成工序而形成。
即，在层间绝缘膜4中，用接触部4a的形成工序形成密封层4b，在层间绝缘膜5中，用布线层5a的形成工序形成密封层5b，在层间绝缘膜6中，用接触部6a以及布线层7a的双重镶嵌工序分别形成密封层6b以及7b，在层间绝缘膜7中，用接触部8a以及布线层9a的双重镶嵌工序分别形成密封层8b以及9b，在层间绝缘膜8中，用接触部10a以及布线层11a的双重镶嵌工序分别形成密封层10b以及11b。
并且，由于密封层4b、6b、8b以及10b的宽度，比形成在各自的上部的密封层5b、7b、9b以及11b的宽度形成的窄，因此密封层4b和5b、密封层6b和7b、密封层8b和9b以及密封层10b和11b的各个组合的剖面形状是T字型。再者，也有将像密封层6b和7b、密封层8b和9b以及密封层10b和11b那样用双重镶嵌工序同时形成而成为一体的部分作为1个密封层处理的情况。
在此，密封层4b、6b、8b以及10b的宽度设定为小于等于0.3μm，但由于这是用与接触部4a、6a、8a以及10a相同的工序形成，因此接触部的宽度由布线规则规定。
通过像这样将相当于T字型的密封层的脚部的部分的宽度设为与接触部的宽度相同，具有容易制造的优点。
再者，密封层5b、7b、9b以及11b的宽度，最好设定为大于等于密封层4b、6b、8b以及10b的宽度的2倍。
另外，在层间绝缘膜9中，利用通过双重镶嵌法形成接触部12a以及布线层13a的工序的一部分形成密封层21，在层间绝缘膜10中，利用通过双重镶嵌法形成接触部14a以及布线层15a的工序的一部分形成密封层22。
在此，密封层21以及22的剖面形状是矩形，其宽度设定为0.3μm左右，但由于这是用与接触部12a以及14a相同的工序形成，因此接触部的宽度由布线规则规定。
再者，以上说明的密封层由铜(Cu)构成，在密封层和层间绝缘膜之间，具有例如由TaN构成的阻挡金属层BM1，是构成接触部以及布线层的材料不直接与层间绝缘膜接触的构成。
另外，设置贯通层间绝缘膜11以及层间绝缘膜10上的蚀刻停止膜ES后到达密封层15b的密封层16b，在层间绝缘膜11上，以覆盖密封层16b的上部的方式设置有密封层17b。
密封层17b用电路形成区域的最上层的布线层(图未示)的形成工序形成，例如由铝(Al)构成。
另外，密封层16b用电连接电路形成区域的最上层的布线层和布线层15a的接触部(图未示)的形成工序形成，由钨(W)构成，在密封层16b和层间绝缘膜之间，具有例如由TiN构成的阻挡金属层BM2。
再者，密封层4b～11b、21、22、16b以及17b以连续地层叠的方式设置，密封环100作为相对于从因切割而露出的层间绝缘膜4～11的切断面侵入的水分，和因应力而产生的裂纹的伸展的势垒而起作用。
(制造方法)其次，用按顺序展示制造工序的图2～图14说明图1所示的半导体器件的制造方法。
首先，在图2所示的工序中，在半导体衬底1的主面内设置层间绝缘膜2，从而规定有源区域，并形成MOS晶体管Q1等构成半导体集成电路的半导体元件。再者，MOS晶体管Q1等半导体元件用周知的技术形成，因此省略制造方法的说明。
其次，在半导体衬底1上，例如用CVD法形成相对介电系数3.5左右的TEOS氧化膜，从而设置层间绝缘膜4。
然后，在电路形成区域上，设置贯通层间绝缘膜4后到达MOS晶体管Q1的源·漏层34的孔4c，另外，在密封环部上设置贯通层间绝缘膜4后到达半导体衬底1的槽4d。在此，槽4d以包围电路形成区域的方式设置。
之后，利用溅射法以覆盖孔4c以及槽4d的内面的方式形成TaN，从而设置阻挡金属层BM1，接着，利用CVD法或者电镀法在孔4c以及槽4d内填充钨(W)，从而分别形成接触部4a以及密封层4b。
其次，例如用CVD法以覆盖层间绝缘膜4的主面整面的方式形成SiN膜，从而设置蚀刻停止膜ES。
之后，在蚀刻停止膜ES上，例如用等离子CVD法形成SiOC膜，从而设置层间绝缘膜5。
然后，在电路形成区域上，设置多个贯通层间绝缘膜5以及层间绝缘膜4上的蚀刻停止膜ES的槽5c，另外，在密封环部上，设置贯通层间绝缘膜5以及层间绝缘膜4上的蚀刻停止膜ES后到达密封层4b的槽5d。在此，槽5d与密封层4b同样地以包围电路形成区域的方式设置。再者，多个槽5c中的几个(在图中是2个)以到达接触部4a的方式设置。
之后，利用溅射法以覆盖槽5c以及槽5d的内面的方式形成TaN，从而作为阻挡金属层BM1，接着用CVD法或电镀法在槽5c以及槽5d内填充Cu，从而分别形成布线层5a以及密封层5b。
其次，在图3所示的工序中，例如用CVD法以覆盖层间绝缘膜5的主面整面的方式形成SiN膜，从而设置蚀刻停止膜ES。
之后，在蚀刻停止膜ES上，例如用等离子CVD法形成SiOC膜，从而设置层间绝缘膜6。
然后，经由照相制板工序在层间绝缘膜6上将抗蚀剂掩模(图未示)形成图形，并用该抗蚀剂掩模蚀刻SiOC膜，在电路形成区域上设置多个贯通层间绝缘膜6的孔6c，另外，在密封环部上设置贯通层间绝缘膜6的槽5d。在此，槽5d与密封层4b同样地以包围电路形成区域的方式设置。再者，多个孔6c中的几个(图中是2个)设在布线层5a的上方，槽5d设在密封层4b的上方。
其次，在图4所示的工序中，经由照相制板工序在层间绝缘膜6上将抗蚀剂掩模(图未示)形成图形，并用该抗蚀剂掩模蚀刻SiOC膜，在电路形成区域上形成与多个孔6c之中规定的孔6c连通的槽7c，在密封环部上形成与槽6d连通的槽7d。在此，槽7c是与规定的布线图形相吻合的布线槽，槽7d与密封层4b同样地以包围电路形成区域的方式设置。
在此，在图15中展示了从上方看形成了孔6c、槽7c、6d以及7d的状态的层间绝缘膜6时的平面图。再者，图15的A-A线上的剖面图相当于图4。
其次，在图5所示的工序中，在蚀刻SiN膜的条件下，除去露出到孔6c以及槽6d的底部的蚀刻停止膜ES，以使得孔6c以及槽6d分别到达布线层5a以及密封层5b。
之后，利用溅射法以覆盖孔6c、槽7c、6d以及7d的内面的方式形成TaN，从而设置阻挡金属层BM1，接着用CVD法或电镀法在孔6c、槽7c、6d以及7d内填充Cu，从而分别形成接触部6a、布线层7a、密封层6b以及7b。像这样同时形成接触部和布线层的方式就是双重镶嵌法。
其次，在图6所示的工序中，例如用CVD法以覆盖层间绝缘膜6的主面整面的方式形成SiN膜，从而设置蚀刻停止膜ES。
之后，在蚀刻停止膜ES上，例如用等离子CVD法形成SiOC膜，从而设置层间绝缘膜7。
然后，经由照相制板工序在层间绝缘膜7上将抗蚀剂掩模(图未示)形成图形，并用该抗蚀剂掩模蚀刻SiOC膜，在电路形成区域上设置多个贯通层间绝缘膜7的孔8c，另外，在密封环部上设置贯通层间绝缘膜7的槽8d。在此，槽8d与密封层4b同样地以包围电路形成区域的方式设置。再者，多个孔8c中的几个(图中是2个)设在接触部6a的上方，槽8d设在密封层7b的上方。
其次，经由照相制板工序在层间绝缘膜7上将抗蚀剂掩模(图未示)形成图形，并用该抗蚀剂掩模蚀刻SiOC膜，在电路形成区域上形成与多个孔8c中规定的孔8c连通的槽9c，在密封环部上形成与槽8d连通的槽9d。在此，槽9c是与规定的布线图形相吻合的布线槽，槽9d与密封层4b同样地以包围电路形成区域的方式设置。
其次，在蚀刻SiN膜的条件下，除去露出到孔8c以及槽8d的底部的蚀刻停止膜ES，以使得孔8c以及槽8d分别到达接触部6a以及密封层7b。
之后，利用溅射法以覆盖孔8c、槽9c、8d以及9d的内面的方式形成TaN，从而设置阻挡金属层BM1，接着用CVD法或电镀法在孔8c、槽9c、8d以及9d内填充Cu，从而分别形成接触部8a、布线层9a、密封层8b以及9b。
其次，在图7所示的工序中，例如用CVD法以覆盖层间绝缘膜7的主面整面的方式形成SiN膜，从而设置蚀刻停止膜ES。
之后，在蚀刻停止膜ES上，例如用等离子CVD法形成SiOC膜，从而设置层间绝缘膜8。
然后，经由照相制板工序在层间绝缘膜8上将抗蚀剂掩模(图未示)形成图形，并用该抗蚀剂掩模蚀刻SiOC膜，在电路形成区域上设置贯通层间绝缘膜8的孔10c，另外，在密封环部上设置贯通层间绝缘膜8的槽10d。在此，槽10d与密封层4b同样地以包围电路形成区域的方式设置。再者，孔10c设在布线层9a的上方，槽10d设在密封层9b的上方。
其次，经由照相制板工序在层间绝缘膜8上将抗蚀剂掩模(图未示)形成图形，并用该抗蚀剂掩模蚀刻SiOC膜，在电路形成区域上形成与孔10c连通的槽11c，在密封环部上形成与槽10d连通的槽11d。在此，槽11c是与规定的布线图形相吻合的布线槽，槽11d与密封层4b同样地以包围电路形成区域的方式设置。
其次，在蚀刻SiN膜的条件下，除去露出到孔10c以及槽10d的底部的蚀刻停止膜ES，以使得孔10c以及槽10d分别到达布线层9a以及密封层9b。
之后，利用溅射法以覆盖孔10c、槽11c、10d以及11d的内面的方式形成TaN，从而设置阻挡金属层BM1，接着用CVD法或电镀法在孔10c、槽11c、10d以及11d内填充Cu，从而分别形成接触部10a、布线层11a、密封层10b以及11b。
其次，在图8所示的工序中，例如用CVD法以覆盖层间绝缘膜8的主面整面的方式形成SiN膜，从而设置蚀刻停止膜ES。
之后，在蚀刻停止膜ES上，例如用CVD法形成FSG膜，从而设置层间绝缘膜9。在此，层间绝缘膜9的厚度设定为大于等于层间绝缘膜6～8的2倍的厚度。
然后，经由照相制板工序在层间绝缘膜9上将抗蚀剂掩模(图未示)形成图形，并用该抗蚀剂掩模蚀刻FSG膜，在电路形成区域上设置贯通层间绝缘膜9的孔12c，另外，在密封环部上设置贯通层间绝缘膜9的槽21a。在此，槽21a与密封层4b同样地以包围电路形成区域的方式设置。再者，孔12c设在布线层11a的上方，槽21a设在密封层11b的上方。
之后，在层间绝缘膜9上涂布树脂材料，从而在孔12c以及槽21a内填充树脂层B1，由于槽21a的容积比孔12c大的多，因此用树脂层B1填满槽21a的做法在技术上较困难，成为在槽21a内不能完全地填充树脂层B1的状态。
其次，经由照相制板工序在层间绝缘膜9上将抗蚀剂掩模R1形成图形。抗蚀剂掩模R1具有与之后形成的布线层13a的图形相吻合的布线图形，在与孔12c的上部相对应的位置上设有开口部OP1。另一方面，在槽21a内填充抗蚀剂掩模R1。
其次，用抗蚀剂掩模R1蚀刻FSG膜，如图9所示，在电路形成区域上设置成为布线槽的槽13c。再者，在形成槽13c之际，由于在孔12c内填充有树脂层B1，因此下层的蚀刻停止膜ES和布线层11a不会暴露在腐蚀剂下。
之后，通过除去抗蚀剂掩模R1以及树脂层B1，在电路形成区域上孔12c和槽13c连通，在密封环部上再次出现槽21a。
再者，构成树脂层B1的树脂材料是从抗蚀剂材料除去了感光成分的材料，在除去抗蚀剂掩模R1的工序中，可以用灰化等除去。
在此，在图16中展示了从上方看形成了孔12c、槽13c以及21d的状态的层间绝缘膜9时的平面图。再者，图16的B-B线上的剖面图相当于图9。
其次，在图10所示的工序中，在蚀刻SiN膜的条件下，除去露出到孔12c以及槽21a的底部的蚀刻停止膜ES，以使得孔12c以及槽21a分别到达布线层11a以及密封层11b。
之后，用溅射法以覆盖孔12c、槽13c以及21a的内面的方式形成TaN，从而设置阻挡金属层BM1，接着用CVD法或电镀法在孔12c、槽13c以及21a内填充Cu，从而分别形成接触部12a、布线层13a以及密封层21。
其次，在图11所示的工序中，例如用CVD法以覆盖层间绝缘膜8的主面整面的方式形成SiN膜，从而设置蚀刻停止膜ES。
之后，在蚀刻停止膜ES上，例如用CVD法形成FSG膜，从而设置层间绝缘膜10。在此，层间绝缘膜10的厚度设定为大于等于层间绝缘膜6～8的2倍的厚度。
然后，经由照相制板工序在层间绝缘膜10上将抗蚀剂掩模(图未示)形成图形，并用该抗蚀剂掩模蚀刻FSG膜，在电路形成区域上设置贯通层间绝缘膜10的槽22a。在此，槽22a与密封层4b同样地以包围电路形成区域的方式设置。再者，孔14c设在布线层13a的上方，槽22a设在密封层21的上方。
之后，在层间绝缘膜10上涂布树脂材料，从而在孔14c以及槽22a内填充树脂层B2，由于槽22a的容积比孔14c大的多，因此用树脂层B2填满槽22a的做法在技术上较困难，成为在槽22a内不能完全地填充树脂层B2的状态。
其次，经由照相制板工序在层间绝缘膜10上将抗蚀剂掩模R2形成图形。抗蚀剂掩模R2具有与之后形成的布线层15a的图形相吻合的布线图形，在与孔14c的上部相对应的位置上设有开口部OP2。另一方面，在槽22a内填充抗蚀剂掩模R2。
其次，用抗蚀剂掩模R2蚀刻FSG膜，如图12所示，在电路形成区域上设置成为布线槽的槽15c。再者，在形成槽15c之际，由于在孔14c内填充有树脂层B2，因此下层的蚀刻停止膜ES和布线层13a不会暴露在腐蚀剂下。
之后，通过除去抗蚀剂掩模R2以及树脂层B2，在电路形成区域上孔14c和槽15c连通，在密封环部上再次出现槽22a。
其次，在图13所示的工序中，在蚀刻SiN膜的条件下，除去露出到孔14c以及槽22a的底部的蚀刻停止膜ES，以使得孔14c以及槽22a分别到达布线层13a以及密封层13b。
之后，用溅射法以覆盖孔14c、槽15c以及22a的内面的方式形成TaN，从而设置阻挡金属层BM1，接着用CVD法或电镀法在孔14c、槽15c以及22a内填充Cu，从而分别形成接触部14a、布线层15a以及密封层22。
其次，在图14所示的工序中，例如用CVD法以覆盖层间绝缘膜10的主面整面的方式形成SiN膜，从而设置蚀刻停止膜ES。
之后，在蚀刻停止膜ES上，例如用CVD法形成FSG膜，从而设置层间绝缘膜11。
然后，经由照相制板工序在层间绝缘膜11上将抗蚀剂掩模(图未示)形成图形，并用该抗蚀剂掩模蚀刻FSG膜，在密封环部上设置贯通层间绝缘膜11的槽16d。在此，槽16d与密封层4b同样地以包围电路形成区域的方式设置。再者，槽16d设在密封层15b的上方。
其次，在蚀刻SiN膜的条件下，除去露出到槽16d的底部的蚀刻停止膜ES，以使得槽16d到达密封层15b。
再者，在电路形成区域上，在图14中没有图示的部分上，经由与槽16d相同的工序也形成到达布线层15a的孔。
之后，用溅射法以覆盖槽16d的内面的方式形成TiN，从而设置阻挡金属层BM2，接着例如用溅射法在槽16d内填充钨，从而形成密封层16b。
其次，以覆盖密封层16b上的方式，在层间绝缘膜11上例如通过溅射法用铝形成密封层17b。在此，密封层17b与密封层4b同样地以包围电路形成区域的方式设置。
再者，在电路形成区域上，在图14中没有图示的部分上，经由与密封层17b相同的工序也形成最上层的布线层(第7层布线)。
之后，以包括密封层17b而覆盖层间绝缘膜11上的方式，例如用等离子氮化形成氮化硅薄膜，从而设置钝化膜19，通过在钝化膜19上设置聚酰亚胺膜20，完成具有密封环100的半导体器件。
(效果)在具有以上说明的密封环100的半导体器件中，到形成第4层布线的层间绝缘膜8为止，设为层叠一直以来使用的剖面形状为T字型的密封层的构成，在形成第5以及第6层布线的层间绝缘膜9以及10中，设为层叠剖面形状为矩形的密封层的构成。
即，作为密封环的功能，要求作为相对于来自于切割部的切断面的水分的侵入和裂纹的伸展的屏障的功能，因此最好水平方向，即与半导体衬底1的主面平行的方向的尺寸较大，机械强度较大，与密封层4b、6b、8b以及10b相比，增加形成在各自的上部的密封层5b、7b、9b以及11b的宽度。
第4层布线以下用局部布线规则以及/或中间布线规则设计，由于接触部的宽度小于等于0.3μm，因此特别好的是增加密封层5b、7b、9b以及11b的宽度，从而提高机械强度。
另外，分别形成第2～4层布线的层间绝缘膜6～8，用相对介电系数小于等于3.0的SiOC膜形成，可一旦相对介电系数像这样低，层间绝缘膜彼此的紧贴性也较低，在切割部的切断面上容易引起层间绝缘膜的剥离。
但是，在该层间绝缘膜6～8中，通过增大增加密封层5b、7b、9b以及11b的宽度后填充的Cu的体积，提高防止层间绝缘膜6～8的剥离的效果。
另一方面，第5以及第6层布线用半全局布线规则以及/或全局布线规则设计，由于接触部的宽度大于等于0.3μm，因此通过将密封层21以及22的剖面形状设为矩形，并使其宽度与接触部的宽度相同，在对抗水分的侵入和裂纹的伸展方面可以得到足够的机械强度。
另外，在形成密封层21以及22之际，正如用图8以及图11说明的那样，用树脂材料填满槽21a以及22a的做法在技术上较困难。特别是，由于层间绝缘膜9以及10的厚度大于等于层间绝缘膜6～8的2倍，因此槽21a以及22a的容积极大，用树脂材料不能填满的现象，与形成在层间绝缘膜6～8上的密封层6b、8b以及10b相比显著地发生。
当在这种状态下，要应用双重镶嵌法而使宽度比槽21a以及22a更宽的槽连通时，在没有将树脂材料填满槽21a以及22a的状态下，下层的蚀刻停止膜和密封层暴露在腐蚀剂下，已经形成的下层的密封层有可能被部分地蚀刻除去。
但是，由于在形成密封层21以及22时只利用双重镶嵌法的一部分的工序，因此上层的密封层和下层的密封层之间的连接部分不会变得脆弱，也没有作为密封环的功能降低的情况。
另外，由于分别形成第5、第6布线层的层间绝缘膜9以及10，用相对介电系数3.5左右的FSG膜形成，因此与层间绝缘膜6～8相比，层间绝缘膜彼此的紧贴性较高，也很难发生层间绝缘膜的剥离。因而，即便密封层21以及22的剖面形状为矩形，也可以防止层间绝缘膜9以及10的剥离。
再者，在以上的说明中，展示了将布线层设为7层结构的例子，并说明了在设置了用局部布线规则以及/或中间布线规则形成的布线层的层间绝缘膜中，设置剖面形状为T字型的密封层，在设置了用半全局布线规则以及/或全局布线规则形成的布线层的层间绝缘膜中，设置剖面形状为矩形的密封层的例子，但本发明的应用不限于此，只要剖面形状为T字型的密封层(第1密封层)设置在剖面形状为矩形的密封层(第2密封层)之下，不用被布线层数和布线规则限制，并起到上述的效果。
权利要求
1.一种半导体器件，具备设在半导体衬底上的半导体集成电路、设在其上方的多层布线层和以包围所述半导体集成电路以及所述多层布线层的周围的方式设置的密封环，其中所述密封环由分别设置在构成所述多层布线层的多个层间绝缘膜中的导电性的密封层的层叠体构成；所述密封层的层叠体具有将多个其剖面形状为T字型的第1密封层连续地层叠的部分；和将多个其剖面形状为矩形的第2密封层连续地层叠的部分。
2.如权利要求1所述的半导体器件，其中所述第1密封层在设置了所述多层布线层之中的第1布线层的第1层间绝缘膜中，由与所述第1布线层相同的材质形成；所述第2密封层在设置了所述多层布线层之中的在第1布线层之上的第2布线层的第2层间绝缘膜中，由与所述第2布线层相同的材质形成。
3.如权利要求1所述的半导体器件，其中相当于所述第1密封层的T字的脚部的部分的宽度小于等于0.3μm；所述第2密封层的宽度大于等于所述第1密封层的所述T字的脚部的2倍。
4.如权利要求1所述的半导体器件，其中所述第1层间绝缘膜的相对介电系数小于3.5；所述第2层间绝缘膜的相对介电系数大于等于3.5。
5.如权利要求2所述的半导体器件，其中相当于所述第1密封层的T字的脚部的部分的宽度，与连接所述多层布线层之中的所述第1布线层之间的接触部的宽度相同；所述第2密封层的宽度，与连接所述多层布线层之中的第2布线层之间的接触部的宽度相同。
6.一种半导体器件的制造方法，具备(a)在设置在形成在半导体衬底上的半导体集成电路的上方的第1层间绝缘膜上，依次形成蚀刻停止膜以及第2层间绝缘膜的工序；(b)在所述第2层间绝缘膜的与所述半导体集成电路的上方相对应的区域上，形成贯通所述第2层间绝缘膜之后到达所述蚀刻停止膜的孔，同时形成包围所述第2层间绝缘膜的与所述半导体集成电路的上方相对应的区域的周围并贯通所述第2层间绝缘膜后到达所述蚀刻停止膜的槽的工序；(c)在所述孔以及所述槽内形成树脂层的工序；在所述工序(c)之后(d)形成具有所述孔的上方成为开口部的布线图形并且覆盖所述槽的上方的抗蚀剂掩模的工序；(e)将所述抗蚀剂掩模作为掩模，通过蚀刻将所述第2层间绝缘膜除去到规定深度，以形成布线槽的工序；(f)在除去所述抗蚀剂掩模、所述孔以及所述槽内的所述树脂层之后除去所述孔底部以及所述槽底部的所述蚀刻停止膜的工序；在所述工序(f)之后(g)在连通的所述布线槽以及所述孔内、和所述槽内填充导体层的工序。
7.如权利要求6所述的半导体器件的制造方法，其中所述工序(a)包括用相对介电系数大于等于3.5的绝缘膜形成所述第2层间绝缘膜的工序。
全文摘要
提供具备将密封环的结构最优化，从而确保作为相对于来自于切割部的切断面的水分的侵入和裂纹的伸展的屏障的功能的密封环的半导体器件以及其制造方法。在半导体衬底(1)上的电路形成区域和切割区域之间设置有密封环(100)。密封环(100)具有层叠剖面形状呈T字型的密封层的部分和层叠剖面形状呈矩形的密封层的部分。
文档编号H01L23/52GK1956173SQ20061013654
公开日2007年5月2日 申请日期2006年10月25日 优先权日2005年10月25日
发明者森本昇, 藤泽雅彦, 儿玉大介 申请人:株式会社瑞萨科技