专利名称：存储器的制作方法
技术领域：
本发明涉及存储器，特别是涉及具有包含二极管的存储单元的存储器。
背景技术：
以往，作为存储器的一个例子，知道特开2005-268370号公报中描述的把分别包含二极管的多个存储单元配置为矩阵状的交叉点型的掩模(mask)ROM(以下称作二极管ROM)。
图11是表示所述特开2005-268370号公报中描述的以往的交叉点型的二极管ROM结构的电路图。参照图11，以往的交叉点型的二极管ROM在存储单元阵列101的内部，把多个字线WL和多个位线BL彼此交叉配置。该字线WL和位线BL分别与后面描述的行译码器106以及列译码器107连接。
此外，在各字线WL上，给定数量的选择晶体管102的栅极彼此隔开给定距离连接。选择晶体管102由一对n沟道晶体管102a和102b构成。此外，构成选择晶体管102的一对n沟道晶体管102a和102b具有公共的源区。而且，选择晶体管102(n沟道晶体管102a和102b)的源区通过源线S101接地。此外，在连接在同一字线WL上的选择晶体管102中，彼此相邻的一方的选择晶体管102(n沟道晶体管102a)以及另一方的选择晶体管102(n沟道晶体管102b)具有公共的漏区。
此外，在存储单元阵列101的内部设置分别包含一个二极管103的多个存储单元104。多个存储单元104沿着多个字线WL和多个位线BL，排列为矩阵状，并且通过选择晶体管102，把每个给定数量连接在各字线WL上。具体而言，在构成选择晶体管102的n沟道晶体管102a和102b的漏区连接给定数量的二极管103的各阴极。此外，多个存储单元104中给定存储单元104的二极管103的阳极连接在对应的位线BL上，而给定存储单元104以外的存储单元104的二极管103的阳极不连接在对应的位线BL上。而且，在以往的二极管ROM中，根据二极管103的阳极对于位线BL的连接的有无，存储单元104中保持的数据区别为“0”或“1”。
此外，在存储单元阵列101的外部设置地址输入电路105、行译码器106、列译码器107、作为数据判别部的读出放大器108、输出电路109。
说明以往的交叉点型的二极管ROM的数据读出动作。须指出的是，在以下的读出动作的说明中，选择用图11中的虚线包围的存储单元104(以下称作选择存储单元104)。
在以往的数据的读出动作中，首先通过行译码器106，多个字线WL的电位根据从地址输入电路105输出的地址数据变化。具体而言，选择存储单元104上连接的字线WL(以下称作选择字线WL)的电位和选择字线WL以外的非选择的字线WL(以下称作非选择字线WL)的电位分别变化为H电平和L电平。因此，选择字线WL上连接的选择晶体管102变为导通状态，并且非选择字线WL上连接的选择晶体管102变为断开状态。据此，选择字线WL上连接的存储单元104中，对应的选择晶体管102是导通状态，所以二极管103的阴极的电位通过源线S101下降到GND电平(L电平)。而在非选择字线WL上连接的存储单元104中，对应的选择晶体管102是断开状态，所以二极管104的阴极为浮置状态。
此外，与选择存储单元104对应的位线BL(以下称作选择位线BL)根据从地址输入电路105输出的地址数据，由列译码器107与读出放大器108电连接，并且选择位线BL以外的非选择的位线BL(以下称作非选择位线BL)变为浮置状态。这时，选择存储单元104中包含的二极管103的阳极不与选择位线BL连接，所以L电平的电位不传递给读出放大器108。这时，通过读出放大器108内设置的负载电路(未图示)，选择位线BL的电位保持在H电平。据此，在读出放大器108，判断选择位线BL的电位，放大后，输出与选择位线BL的H电平的电位相反极性的L电平的信号。结果，输出电路109从读出放大器108接收L电平的信号，从而对外部输出L电平的信号。
可是，在所述特开2005-268370号公报中描述的以往的叉点型的二极管ROM中，在读出数据时，非选择位线BL变为浮置状态，所以非选择位线BL上连接的非选择的存储单元104(二极管103)的阳极的电位容易变动。如果非选择的存储单元104(二极管103)的阳极的电位从H电平下降，伴随着此，就存在连接了该非选择的存储单元104的非选择位线BL上连接的其他非选择的存储单元104的阴极电位也从H电平下降的问题。这时，在读出数据时，选择位线BL上连接阳极的包含二极管103的非选择的存储单元104存在时，由非选择的存储单元104(二极管103)的阴极的低电位拉拽，发生选择位线BL的电位暂时下降的问题。结果，选择位线BL的电位恢复到H电平之前的待机时间成为必要，所以存在难以在高速使二极管ROM工作的问题。
发明内容
本发明是为了解决所述的课题而提出的，发明的一个目的在于，通过能以高速工作的存储器。
为了实现所述目的，本发明的一个方面的存储器包括多个字线；连接在多个字线上，根据选择对应的字线，变为导通状态的第一晶体管；分别包含把阴极连接在第一晶体管的源/漏区的一方上的二极管的多个存储单元；连接在第一晶体管的源/漏区的另一方一侧，用于判别从选择的存储单元读出的数据的数据判别部。
在一个方面的存储器中，如上所述，在连接在多个字线上，并且通过选择对应的字线，变为导通状态的第一晶体管的源/漏区的一方连接存储单元中包含的二极管的阴极，并且在源/漏区的另一方一侧连接用于判别从选择的存储单元读出的数据的数据判别部，在读出数据时，不把位线与数据判别部连接，根据第一晶体管的源/漏区的另一方一侧的电位，能进行数据的判别。据此，与位线上连接数据判别部时不同，在读出数据时，没必要使位线为浮置状态，所以能把选择的位线的电位固定在第一电位(例如H电平)，并且能把非选择的位线固定在第二电位(例如L电平)。在读出数据时，能固定非选择的位线的电位，所以能防止非选择的位线的电位的变动。据此，能防止非选择的位线的电位的变动引起的非选择的存储单元中包含的二极管的阴极电位的变动。因此，在读出数据时，能抑制非选择的存储单元中包含的二极管的阴极电位变动引起的选择的位线的电位变动。结果，选择的位线的电位恢复之前的待机时间变为不要，所以能以高速使存储器工作。
下面简要说明附图。
图1是表示本发明实施例1的交叉点型的二极管ROM的结构的电路图。
图2是表示图1所示的实施例1的二极管ROM的地址输入电路的内部结构的电路图。
图3是表示图1所示的实施例1的二极管ROM的行译码器的内部结构的电路图。
图4是表示本发明实施例2的交叉点型的二极管ROM的结构的电路图。
图5是表示图4所示的实施例2的二极管ROM的存储单元阵列的一部分的剖视图。
图6是表示图4所示的实施例2的二极管ROM的行译码器的内部结构的电路图。
图7是表示本发明实施例3的交叉点型的二极管ROM的结构的电路图。
图8是表示图7所示的实施例3的二极管ROM的信号线控制电路的结构的电路图。
图9是表示图7所示的实施例3的二极管ROM的读出放大器的结构的电路图。
图10是表示由仿真求出的流入节点N1的电流、节点N1～N7和输出信号SOUT的电位的关系的曲线图。
图11是表示以往的交叉点型的二极管ROM的结构的电路图。
具体实施例方式
下面根据
本发明实施例。
(实施例1)首先，参照图1～图3，说明实施例1的交叉点型的二极管ROM的结构。
在实施例1的交叉点型的二极管ROM中，如图1所示，在存储单元1的内部，多个字线WL和多个位线BL彼此交叉配置。该字线WL和位线BL分别与后面描述的行译码器6和列译码器7连接。须指出的是，在实施例1中，1024个字线WL配置在存储单元1的内部，对1024个字线WL分配由包含“0”和“1”的位构成的多位地址。此外，在图1中，对1024个字线WL，从第1行开始按顺序付与连续编号(0～1023)，1024个字线W中，只图示付与0～3、1022和1023的连续编号的字线WL。
这里，在实施例1中，1024个字线WL划分为分别包含256个字线WL的4个字线组G0～G3。具体而言，包含地址的下2位为(0、0)的字线WL的字线组为第一个字线组G0，包含地址的下2位为(0、1)的字线WL的字线组为第二个字线组G1。此外，包含地址的下2位为(1、0)的字线WL的字线组为第三个字线组G2，包含地址的下2位为(1、1)的字线WL的字线组为第四个字线组G3。
此外，在各字线WL，给定数量的选择晶体管2的栅极彼此隔开给定间隔连接。须指出的是，选择晶体管2是本发明的“第一晶体管”的一个例子。选择晶体管2由一对n沟道晶体管2a和2b构成。此外，构成选择晶体管2的一对n沟道晶体管2a和2b具有公共的源区。此外，在连接在同一字线WL上的选择晶体管2中，彼此相邻的一方的选择晶体管2(n沟道晶体管2a)以及另一方的选择晶体管2(n沟道晶体管2b)具有公共的漏区。
此外，在存储单元阵列1的内部设置分别包含一个二极管3的多个存储单元4。该多个存储单元4沿着多个字线WL和多个位线BL，排列为矩阵状，并且通过选择晶体管2，把每个给定数量连接在各字线WL上。具体而言，在构成选择晶体管2的n沟道晶体管2a和2b的漏区连接给定数量的二极管3的各阴极。此外，多个存储单元4中给定存储单元4(保持数据“1”的存储单元)的二极管3的阳极连接在对应的位线BL上，而给定存储单元4以外的存储单元4(保持数据“0”的存储单元)的二极管3的阳极不连接在对应的位线BL上。而且，在实施例1的二极管ROM中，根据二极管3的阳极对于位线BL的连接的有无，存储单元4中保持的数据区别为“0”或“1”。
此外，在存储单元阵列1的外部设置地址输入电路5、行译码器6、列译码器7、数据判别电路8、输出电路9。须指出的是，数据判别电路8是本发明的“数据判别部”的一个例子。地址输入电路5具有响应从外部输入给定的地址，对行译码器6和列译码器7供给地址数据的功能。即在地址输入电路5的内部设置用于生成从外部输入的地址所对应的信号的信号生成电路10(参照图2)。
设置在地址输入电路5的内部的信号生成电路10如图2所示，具有根据与选择的字线WL对应的地址(多位)，生成与该地址对应的信号W0～W19的功能。
须指出的是，图2中的信号RA0是基于与选择的字线WL对应的地址的第一位的信号，图2中的信号RA1是基于与选择的字线WL对应的地址的第二位的信号。此外，信号/RA0和/RA1分别是具有使信号RA0和RA1的电位反相的电位的反相信号。即在与选择的字线WL对应的地址的下2位为(0、0)时，信号RA0和RA1的双方的电位变为L电平，信号/RA0和/RA1双方的电位变为H电平。此外，在与选择的字线WL对应的地址的下2位为(0、1)时，信号RA0和RA1的双方的电位变为H电平和L电平，信号/RA0和/RA1双方的电位变为L电平和H电平。此外，在与选择的字线WL对应的地址的下2位为(1、0)时，信号RA0和RA1的双方的电位变为L电平和H电平，信号/RA0和/RA1双方的电位变为H电平和L电平。此外，在与选择的字线WL对应的地址的下2位为(1、1)时，信号RA0和RA1的双方的电位变为H电平，信号/RA0和/RA1双方的电位变为L电平。
此外，信号生成电路10包含4个2输入NAND电路11a～11d、4个反相电路12a～12d。在2输入NAND电路11a的一方的输入端子输入信号/RA0，在另一方的输入端子输入信号/RA1。此外，2输入NAND电路11b的一方的输入端子输入信号RA0，在另一方的输入端子输入信号/RA1。此外，在2输入NAND电路11c的一方的输入端子输入信号/RA0，在另一方的输入端子输入信号RA1。此外，在2输入NAND电路11d的一方的输入端子输入信号RA0，在另一方的输入端子输入信号RA1。
此外，在2输入NAND电路11a～11d的输出端子分别连接反相电路12a～12d的输入端子。而且，信号W0从反相电路12a的输出端子输出，并且信号W1从反相电路12b的输出端子输出。此外，信号W2从反相电路12c的输出端子输出，并且信号W3从反相电路12d的输出端子输出。
此外，用于生成信号W4～W7、信号W8～W11、信号W12～W15和信号W16～W19的信号生成电路(未图示)分别具有与信号生成电路10同样的电路结构。可是，信号W4～W7由基于选择的字线WL所对应的地址的第三位的信号(RA2和/RA2)、基于第四位的信号(RA3和/RA3)生成。此外，信号W8～W11由基于选择的字线WL所对应的地址的第5位的信号(RA4和/RA4)、基于第6位的信号(RA5和/RA5)生成。此外信号W12～W15由基于选择的字线WL所对应的地址的第7位的信号(RA6和/RA6)、基于第8位的信号(RA7和/RA7)生成。此外信号W16～W19由基于选择的字线WL所对应的地址的第9位的信号(RA8和/RA8)、基于第10位的信号(RA9和/RA9)生成。
通过按所述那样构成地址输入电路5，在对地址输入电路5输入给定的地址时，在信号生成电路10，信号W0～W3中只有一个信号变为H电平，其他信号变为L电平地生成信号W0～W3。此外，关于用于生成信号W4～W7、信号W8～W11、信号W12～W15和信号W16～W19的信号生成电路(未图示)，也与信号生成电路10同样，生成信号W4～W7、信号W8～W11、信号W12～W15和信号W16～W19。
此外，如图1所示，行译码器6具有根据从地址输入电路5供给的地址数据，选择给定的字线WL，并且对选择的字线WL供给H电平的信号，并且对非选择的字线WL供给L电平的信号的功能。行译码器6如图3所示，包含在各字线WL上连接输出端子的1024个5输入AND电路13。
而且，在实施例1中，对字线组G0中包含的字线WL上连接的5输入AND电路13的第一个输入端子供给由地址输入电路5(参照图2)生成的信号W0。此外，对字线组G1中包含的字线WL上连接的5输入AND电路13的第一个输入端子供给由地址输入电路5生成的信号W1。此外，对字线组G2中包含的字线WL上连接的5输入AND电路13的第一个输入端子供给由地址输入电路5生成的信号W2。此外，对字线组G3中包含的字线WL上连接的5输入AND电路13的第一个输入端子供给由地址输入电路5生成的信号W3。在实施例1中，由地址输入电路5生成的信号W0～W3的供给目标按各字线组G0～G3而不同。即4个G0～G3由对5输入AND电路13的第一输入端子供给的信号W0～W3分类。
此外，对5输入AND电路13的第2个输入端子供给由地址输入电路5(参照图2)生成的信号W4～W7中的任意一个。此外，对5输入AND电路13的第3个输入端子供给由地址输入电路5生成的信号W8～W11中的任意一个。此外，对5输入AND电路13的第4个输入端子供给由地址输入电路5生成的信号W12～W15中的任意一个。此外，对5输入AND电路13的第5个输入端子供给由地址输入电路5生成的信号W16～W19中的任意一个。须指出的是，在实施例1中，决定信号W16～W19的供给目标，以便只有选择的字线WL上连接的5输入AND电路13输出H电平的信号。
此外，在实施例1中，如图1所示，列译码器7具有对列译码器7上连接的位线BL供给具有给定电位的信号的功能。具体而言，列译码器7根据从地址输入电路5供给的地址信号，选择给定的位线BL，并且对选择的位线BL供给H电平的信号，并且对非选择的位线BL供给L电平的信号。须指出的是，对选择的位线BL供给H电平的信号是本发明的“第一电位的信号”的一个例子，对非选择的位线BL供给L电平的信号是本发明的“第二电位的信号”的一个例子。
此外，数据判别电路8具有判别从选择的存储单元4读出的数据(信号)的电位，并且对输出电路9供给与该判断结果对应的信号的功能。具体而言，选择的存储单元4中保持的数据为H电平时，从数据判别电路8对输出电路9供给H电平的信号，并且选择的存储单元4中保持的数据为L电平时，L电平的信号从数据判别电路8提供给输出电路9。
此外，数据判别电路8包含4输入NAND电路14、2输入NAND电路15a～15d。4输入NAND电路14的输入端子分别连接在2输入NAND电路15a～15d的输出端子上，并且4输入NAND电路14的输出端子连接在输出电路9上。此外，对2输入NAND电路15a～15d的一方的输入端子分别供给由地址输入电路5生成的信号W0～W3。即在实施例1中，对2输入NAND电路15a供给与字线组G0对应的信号W0，并且对2输入NAND电路15b供给与字线组G1对应的信号W1。此外，对2输入NAND电路15c供给与字线组G2对应的信号W2，并且对2输入NAND电路15d供给与字线组G3对应的信号W3。据此，在实施例1中，在选择给定的字线WL时，只有信号W0～W3中的任意一个变为H电平，所以只对2输入NAND电路15a～15d中的任意一个的一方的输入端子供给H电平的信号。
此外，在实施例1中，2输入NAND电路15a～15d的另一方输入端子连接在信号线S0～S3上。须指出的是，信号线S0～S3是本发明的“第一信号线”的一个例子。对各字线组G0～G3分别设置给定数量的信号线S0～S3。具体而言，信号线S0连接在与字线组G0中包含的字线WL对应的选择晶体管2的源区上。此外，信号线S1连接在与字线组G1中包含的字线WL对应的选择晶体管2的源区上。此外，信号线S2连接在与字线组G2中包含的字线WL对应的选择晶体管2的源区上。此外，信号线S3连接在与字线组G3中包含的字线WL对应的选择晶体管2的源区上。此外，信号线S0～S3通过电阻R1接地。
接着，参照图1～图3说明实施例1的交叉点型的二极管ROM的数据读出动作。须指出的是，在以下的读出动作的说明中，选择由图1中的虚线包围的存储单元4(以下称作选择存储单元4)。此外，在以下的读出动作的说明中，选择的字线WL(在图1中字线WL0)的地址的第1位～第10位为(0、0、0、0、0、0、0、0、0、0)。此外，在以下的读出动作的说明中，选择存储单元4以外的非选择的存储单元4称作非选择存储单元4。此外，在以下的读出动作的说明中，选择的字线WL称作选择字线WL0，并且选择字线WL0以外的非选择的字线WL称作非选择字线WL。此外，在以下的读出动作的说明中，选择的位线BL称作选择位线BL，并且选择位线BL以外的非选择的位线BL称作非选择位线BL。
首先，如图1所示，从外部对地址输入电路5输入与选择存储单元4对应的地址。据此，从地址输入电路5输出地址数据，并且从地址输入电路5输出的地址数据提供给行译码器6和列译码器7。
这时，在图2所示的信号生成电路10中，进行以下的动作。即首先，与选择字线WL0对应的地址的下2位为(0、0)，所以信号RA0和信号RA1双方的电位变为L电平，信号/RA0和信号RA1双方的电位变为H电平。据此，对2输入NAND电路11a的一方的输入端子输入H电平的信号/RA0，对另一方的输入端子输入H电平的信号/RA1，从而从2输入NAND电路11a的输出端子输出L电平的信号。此外，对2输入NAND电路11b的一方的输入端子输入L电平的信号RA0，对另一方的输入端子输入H电平的信号/RA1，从而从2输入NAND电路11b的输出端子输出H电平的信号。此外，对2输入NAND电路11c的一方的输入端子输入H电平的信号/RA0，对另一方的输入端子输入L电平的信号RA1，从而从2输入NAND电路11c的输出端子输出H电平的信号。此外，对2输入NAND电路11d的一方的输入端子输入L电平的信号RA0，对另一方的输入端子输入L电平的信号/RA1，从而从2输入NAND电路11d的输出端子输出H电平的信号。
而且，从2输入NAND电路11a～11d的输出端子输出的信号分别对反相电路12a～12d的输入端子输入。据此，从反相电路12a的输出端子，L电平的信号反相，输出H电平的信号W0。另外，从反相电路12b～12d的输出端子，H电平的信号反相，输出L电平的信号W1～W3。即包含选择字线WL0的与字线组G0对应的信号W0变为H电平，并且不包含选择字线WL0的与字线组G1～G3对应的信号W1～W3变为L电平。此外，关于用于生成信号W4～W7、信号W8～W11、信号W12～W15和信号W16～W19的信号生成电路(未图示)，也进行与信号生成电路10同样的动作。
此外，如图3所示，供给由地址输入电路5(参照图2)生成的信号W0～W19的行译码器6中，根据信号W0～W19的电位，从连接在选择字线WL0上的5输入AND电路13输出H电平的信号，并且从连接在非选择字线WL上的5输入AND电路13输出L电平的信号。据此，只对选择字线WL0供给H电平的信号，对非选择字线WL供给L电平的信号。结果，如图1所示，与选择字线WL0对应的选择晶体管2的栅极的电位变为H电平，从而选择晶体管2变为导通状态。而与非选择字线WL对应的选择晶体管2的栅极的电位变为L电平，从而选择晶体管2变为断开状态。
此外，对列译码器7上连接的各位线BL，根据地址数据，从列译码器7供给具有给定电位的信号。具体而言，只对选择位线BL供给H电平的信号，对非选择位线BL供给L电平的信号。
行译码器6和列译码器7象所述那样工作，从而存储单元4中保持的数据(信号)通过对应的导通状态的选择晶体管2提供给信号线S0。具体而言，在实施例1中，选择存储单元4中包含的二极管3的阳极连接在选择位线BL上，所以提供给选择位线BL的H电平的信号传递给信号线S0。而选择存储单元4中包含的二极管3的阳极不连接在选择位线BL上时，提供给选择位线BL的H电平的信号不传递给信号线S0。须指出的是，因为对应的选择晶体管是断开状态，所以非选择字线WL上连接的非选择存储单元4中保持的数据不传递给信号线S0～S3。
这时，在数据判别电路8中，成为对与字线组G0对应的2输入NAND电路15a的一方输入端子供给与字线组G0对应的H电平的信号W0，并且对与字线组G1～G3对应的2输入NAND电路15b～15d的一方输入端子供给与字线组G1～G3对应的L电平的信号W1～W3的状态。在该状态下，通过信号线S0对2输入NAND电路15a的另一方输入端子供给H电平的信号，所以从2输入NAND电路15a输出L电平信号。而对2输入NAND电路15b～15d的一方输入端子供给L电平的信号W1～W3，所以无论通过信号线S1～S3对2输入NAND电路15b～15d的另一方输入端子供给的信号，从2输入NAND电路15b～15d输出H电平的信号。
而且，从2输入NAND电路15a输出的L电平的信号、从2输入NAND电路15b～15d输出的H电平的信号提供给4输入AND电路14。据此，从4输入AND电路14输出H电平的信号，并且该H电平的信号提供给输出电路9。结果，从输出电路9输出H电平的信号。
须指出的是，选择存储单元4中包含的二极管3的阳极不连接在选择位线BL上时，通过信号线S0对2输入NAND电路15a的另一方输入端子供给L电平的信号。因此，从2输入NAND电路15a～15d输出的全部信号变为H电平，并且该H电平信号提供给4输入AND电路14，所以从4输入NAND电路14输出L电平的信号。结果，对输出电路9供给L电平的信号，所以对外部输出L电平的信号。这时，在与选择字线WL0对应的非选择存储单元4中，即使二极管3的阳极连接在非选择位线BL上，也对非选择位线BL供给L电平的信号，所以非选择存储单元4中包含的二极管3的阴极的电位不上升到H电平。因此，在读出数据时，选择存储单元4中包含的二极管3的阳极不连接在选择位线BL上时，H电平的信号不传递给信号线S0。
在实施例1中，如上所述，在选择晶体管2的漏区上连接存储单元4中包含的二极管3的阴极，并且在源极上通过信号线S0～S3连接数据判别电路8，在读出数据时，在数据判别电路8上不连接位线BL，根据选择晶体管2的源区的电位，就能进行数据的判别。据此，与在数据判别电路8不连接位线BL时不同，在读出数据时，没必要使位线BL作成浮置状态，所以能把选择位线BL的电位固定为H电平，并且把非选择位线BL的电位固定为L电平。在读出数据时，能固定非选择位线BL的电位，所以能防止非选择位线BL的电位的变动。据此，能防止非选择位线BL的电位的变动引起的非选择存储单元4中包含的二极管3的阴极的电位的变动。因此，在读出数据时，能防止非选择存储单元4中包含的二极管3的阴极的电位变动引起的选择位线BL的电位变动。结果，选择位线BL的电位恢复之前的待机时间变为不要，所以能以高速使二极管ROM工作。
此外，在实施例1中，如上所述，通过把与各字线组G0～G3对应的选择晶体管2的源区分别通过各字线组G0～G3中设置的信号线S0～S3与数据判别电路8连接，能容易地通过信号线S0～S3，进行基于与各字线组G0～G3对应的选择晶体管2的源区的电位的数据判别。此外，通过在各字线组G0～G3设置的信号线S0～S3连接选择晶体管2的源区和数据判别电路8，与通过1024个字线WL上配置的与字线WL相同数量的信号线连接选择晶体管2的源区和数据判别电路8的情况相比，能减少信号线的数量。据此，能减少数据判别电路8上连接的信号线的容量，所以能进一步把二极管ROM的动作高速化。
(实施例2)参照图4～图6，说明在实施例2中，与所述实施例1不同，把1024个字线WL分类为16个字线组G0～G15的情况。
在实施例2的交叉点型的二极管ROM中，如图4所示，在存储单元阵列21的内部，与所述实施例同样，多个(1024)字线WL和多个位线BL彼此交叉配置。须指出的是，图4只表示1024个字线WL中付与0、1、63、64、1020和1023的连续编号的字线WL。
而且，在实施例2中，1024个字线WL划分为分别包含64个字线WL的16个字线组G0～G15。具体而言，包含第1行～第64行(WL0～WL63)的字线WL的字线组为第1字线组G0，包含第65行～第128行(WL64～WL127)的字线WL的字线组为第2字线组G1。关于字线组G2～G15，从第129行(WL128)的字线WL按顺序进行分组。即第16个字线组G15包含第959行～第1023行(WL960～WL1024)的字线WL。
此外，在各字线WL上，给定数量的选择晶体管22的栅极彼此隔开给定距离连接。须指出的是，选择晶体管22的结构与所述实施例1的选择晶体管2同样。
此外，在存储单元阵列21的内部设置分别包含一个二极管23的多个存储单元24。须指出的是，二极管23和存储单元24的结构分别与所述实施例1的二极管3以及存储单元4同样。
这里，在实施例2中，在16个字线组G0～G15上分别配制由n沟道晶体管构成的选择晶体管31。选择晶体管31的栅极连接在后面描述的行译码器26上。此外，选择晶体管31的源/漏区的一方通过各字线组G0～G15上设置的本地信号线LS连接在对应的字线组中包含的选择晶体管22的源区上。此外，选择晶体管31的源/漏区的另一方通过16个字线组G0～G15上公共的公用信号线GS连接在后面描述的读出放大器28上。读出放大器28上连接的公用信号线GS通过电阻R2接地。须指出的是，选择晶体管31是本发明的“第二晶体管”的一个例子。此外，本地信号线LS和公用信号线GS分别是本发明的“副信号线”和“主信号线”的一个例子。
而且，选择晶体管31包含选择对应的字线组的字线WL时，通过行译码器26进行控制，从而变为导通状态。而不包含选择对应的字线组的字线WL时，通过行译码器26进行控制，从而变为断开状态。
此外，所述的存储单元阵列21具有图5所示的截面构造。具体而言，作为存储单元阵列21的截面构造，在p型硅基板41的上面形成具有选择晶体管22的源区和漏区的功能的n型杂质区41a和41b。须指出的是，n型杂质区41b也具有作为二极管23的阴极的功能。此外，在p型硅基板41的n型杂质区41b的内部，彼此隔开给定的间隔形成具有作为二极管23的阳极的功能的多个p型杂质区41c。而且，所述二极管23由n型杂质区(阴极)41b和p型杂质区(阳极)41c构成。
此外，在p型硅基板41上的n型杂质区41a和n型杂质区41b之间的区域，通过栅绝缘膜42形成栅极43。此外，在栅绝缘膜42和栅极43的侧面上形成侧壁膜44。而且，所述的选择晶体管22(n沟道晶体管和22b)由n型杂质区(源区)41a和n型杂质区(漏区)41b、栅绝缘膜42、栅极43构成。
此外，在p型硅基板41上覆盖选择晶体管22地形成第1层的层间绝缘膜45。在该第1层的层间绝缘膜45的与n型杂质区41a(选择晶体管22的源区)和p型杂质区41c(二极管23的阳极)对应的区域中形成接触孔45a。在第1层的层间绝缘膜45的接触孔45a中掩埋插头46。然后，所述本地信号线LS在第1层的层间绝缘膜45上的与n型杂质区41a(选择晶体管22的源区)对应的区域中形成，并且，通过插头46连接在n型杂质区41a上。此外，在第1层的层间绝缘膜45的与p型杂质区41c(二极管23的阳极)对应的区域中形成第1层的连接层47。
此外，在第1层的层间绝缘膜45上覆盖本地信号线LS和连接层47地形成第2层的层间绝缘膜48。然后，所述公共信号线GS形成在第2层的层间绝缘膜48上的与本地信号线LS对应的区域中。即公共信号线GS和本地信号线LS由第2层的层间绝缘膜48绝缘。此外，在第2层的层间绝缘膜48的与连接层47对应的区域中形成接触孔48a，并且在接触孔48a中掩埋插头49。此外，在第2层的层间绝缘膜48的与插头49对应的区域中形成第2层的连接层50。
此外，在第2层的连接层48上，覆盖公共信号线GS和连接层50地形成第3层的层间绝缘膜51。此外，在第3层的层间绝缘膜51的给定区域形成接触孔51a，并且在接触孔51a中掩埋插头52。而且，在第3层的层间绝缘膜51上，彼此隔开给定的间隔配制所述多个位线BL。此外，多个位线BL包含通过插头52连接在第2层的连接层50(二极管23的阳极)上的位线BL、不连接在第2层的连接层50(二极管23的阳极)上的位线BL。
此外，如图4所示，在存储单元阵列21的外部设置地址输入电路25、行译码器26、列译码器27、读出放大器28、输出电路29。须指出的是，读出放大器28是本发明的“数据判别部”的一个例子。地址输入电路25与所述实施例1的地址输入电路5同样，具有响应从外部输入给定的地址，对行译码器26、列译码器27供给地址数据的功能。即在地址输入电路25的内部，与所述实施例1的信号生成电路10同样，设置用于生成与输入的地址对应的信号W0～W19的信号生成电路(未图示)。
此外，行译码器26具有根据从地址输入电路25供给的地址数据，选择给定的字线WL，并且对选择的字线WL供给H电平的信号，并且对非选择的字线WL供给L电平的信号的功能。行译码器26如图6所示，包含把输出端子连接在各字线WL上的1024个5输入AND电路32。
而且，在实施例2中，对字线组G0中包含的字线WL上连接的5输入AND电路32的第4个和第5个输入端子分别供给由地址输入电路25(参照图4)生成的信号W12和W16。此外，对字线组G1中包含的字线WL上连接的5输入AND电路32的第4个和第5个输入端子分别供给由地址输入电路25生成的信号W13和W16。此外，对字线组G15中包含的字线WL上连接的5输入AND电路32的第4个和第5个输入端子分别供给由地址输入电路25生成的信号W15和W19。在实施例2中，由地址输入电路25生成的信号W12～W15和W16～W19的供给目标按字线组G0～G15而不同。即16个字线组G0～G15由对5输入AND电路32的第4个和第5个输入端子供给的信号W12～W15和W16～W19的组合分类。
此外，对5输入AND电路32的第1个输入端子供给由地址输入电路25(参照图4)生成的信号W0～W3中的任意一个。此外，对5输入AND电路32的第2个输入端子供给由地址输入电路25生成的信号W4～W7中的任意一个。此外，对5输入AND电路32的第3个输入端子供给由地址输入电路25生成的信号W8～W11中的任意一个。须指出的是，在实施例2中，决定信号W0～W19的供给目标，以便只有连接在选择的字线WL上的5输入AND电路32输出H电平的信号。
此外，在实施例2中，行译码器26包含配置在各字线组G0～G15中的16个2输入AND电路33。2输入AND电路33的输出端子通过信号线WG0～WG15连接在对应的字线组中包含的选择晶体管31(参照图4)的栅极上。此外，对2输入AND电路33的一方的输入端子供给由地址输入电路25(参照图4)生成的信号W12～W15中与向对应的字线组的5输入AND电路供给的信号相同的信号。此外，对2输入AND电路33的另一方的输入端子供给由地址输入电路25生成的信号W16～W19中与向对应的字线组的5输入AND电路供给的信号相同的信号。据此，从2输入AND电路33的输出端子，在包含选择对应的字线组的字线WL时，输出H电平的信号，在不包含选择对应的字线组的字线WL时，输出L电平的信号。
此外，在实施例2中，如图4所示，列译码器27与所述实施例1的列译码器7同样，根据从地址输入电路25供给的地址数据，选择给定的位线BL，并且对选择的位线BL供给H电平的信号，并且对非选择的位线BL供给L电平的信号。
此外，读出放大器28具有判别通过公用信号线GS供给的信号(从选择的存储单元24读出的数据)的电位，并且对输出电路29供给与判别结果对应的信号的功能。具体而言，在选择的存储单元24中保持的数据为H电平时，从读出放大器28对输出电路29供给H电平的信号，并且选择的存储单元24中保持的数据为L电平时，从读出放大器28对输出电路29供给L电平的信号。
下面参照图4和图6，说明实施例2的交叉点型的二极管ROM的数据读出动作。须指出的是，在以下的读出动作的说明中，选择由图4中的虚线包围的存储单元24(以下，称作选择存储单元24)。此外，在以下的读出动作的说明中，选择存储单元24以外的非选择的存储单元24称作非选择存储单元24。此外，在以下的读出动作的说明中，选择的字线WL称作选择字线WL0，并且选择字线WL0以外的非选择的字线WL称作非选择字线WL。此外，在以下的读出动作的说明中，选择的位线BL称作选择位线BL，并且选择位线BL以外的非选择的位线BL称作非选择位线BL。
首先，如图4所示，从外部对地址输入电路25输入与选择存储单元24对应的地址。据此，从地址输入电路25输出地址数据，并且从地址输入电路25输出的地址数据提供给行译码器26和列译码器27。
这时，在地址输入电路25中，进行与所述实施例1的地址输入电路5(信号生成电路10)中进行的动作相同的动作。因此，如图6所示，从连接在选择字线WL0上的5输入AND电路32输出H电平的信号，并且从连接在非选择字线WL上的5输入AND电路32输出L电平的信号。据此，只对选择字线WL0供给H电平的信号，并且对非选择字线WL供给L电平的信号。结果，如图4所示，与选择字线WL0对应的选择晶体管22的栅极的电位变为H电平，从而该选择晶体管22变为导通状态。而与非选择字线WL对应的选择晶体管22的栅极的电位变为L电平，从而该选择晶体管22变为断开状态。
此外，如图6所示，在与包含选择字线WL0的字线组G0对应的2输入AND电路33中，对一方和另一方双方的输入端子分别供给由地址输入电路25(参照图4)生成的H电平的信号W12和W16。据此，从与包含选择字线WL0的字线组G0对应的2输入AND电路33输出H电平的信号。而从与不包含选择字线WL0的字线组G1～G15对应的2输入AND电路33输出L电平的信号。结果，如图4所示，通过对与包含选择字线WL0的字线组G0对应的选择晶体管31的栅极供给H电平的信号，该选择晶体管变为导通状态。而通过对与不包含选择字线WL0的字线组G1～G15对应的选择晶体管31的栅极供给L电平的信号，该选择晶体管31变为断开状态。
此外，对列译码器27上连接的各位线BL，根据地址数据，从列译码器27供给具有给定电位的信号。具体而言，只对选择位线BL供给H电平的信号，并且对非选择位线BL供给L电平的信号。
行译码器26和列译码器27通过按所述那样工作，选择存储单元24中保持的数据(信号)通过对应的导通状态的选择晶体管22提供给与包含选择字线WL0的字线组G0对应的本地信号线LS。具体而言，在实施例2中，选择存储单元24中包含的二极管23的阳极连接在选择位线BL上，所以提供给选择位线BL的H电平的信号传递给本地信号线LS。而选择存储单元24中包含的二极管23的阳极不连接在选择位线BL上时，提供给选择位线BL的H电平的信号不传递给本地信号线LS。须指出的是，连接在非选择位线BL上的非选择存储单元29中保持的数据因为对应的选择晶体管22为断开状态，所以不传递给本地信号线LS。
而且，与包含选择字线WL0的字线组G0对应的选择晶体管31是导通状态，与不包含选择字线WL0的字线组G1～G15对应的选择晶体管31是断开状态，所以对公用信号线GS供给来自与包含选择字线WL0的字线组G0对应的本地信号线LS的H电平的信号。据此，对读出放大器28供给H电平的信号。结果，对输出电路29供给从读出放大器28输出的H电平的信号后，从其输出电路29向外部输出H电平的信号。
须指出的是，选择存储单元24中包含的二极管23的阳极不连接在选择位线BL上时，通过公用信号线GS对读出放大器28供给L电平的信号。结果，从读出放大器28输出的L电平的信号提供给输出电路29后，从输出电路29对外部输出L电平的信号。
在实施例2中，如上所述，通过各字线组G0～G15中公共的公用信号线GS，连接选择晶体管22的源区上连接的本地信号线LS和读出放大器28，与通过按1024个字线WL配置的与字线WL相同数量的信号线，连接选择晶体管22的源区和读出放大器28时相比，能减少信号线的数量。据此，能降低读出放大器28上连接的信号线的电容，所以能进一步使二极管ROM的动作高速化。
此外，在实施例2中，如上所述，通过分割选择晶体管22的源区上连接的信号线(信号线LS和GS)，实现二极管ROM的动作高速化，分割的本地信号线LS和公用信号线GS能通过层间绝缘膜48绝缘，所以分割的本地信号线LS和公用信号线GS对于P型硅基板41的表面，没必要在平行的方向，隔开给定的间隔配置。据此，能抑制存储单元阵列21的平面积增大。
须指出的是，实施例2的其他效果与所述实施例1同样。
(实施例3)
参照图7～图10，在实施例3中，与所述实施例1不同，说明包含字线控制电路66的交叉点型的二极管ROM。
在实施例3的二极管ROM中，如图7所示，在存储单元阵列61的内部，与所述实施例1同样，多个字线WL和多个位线BL彼此交叉配置。须指出的是，图7只表示1024个字线WL中付与0～3、1020和1023的连续编号的字线WL。
此外，1024个字线WL与所述实施例1同样，划分为分别256个字线WL的字线组G0～G3。此外，在各字线WL上，给定数量的选择晶体管62的栅极彼此隔开给定的间隔连接。须指出的是，选择晶体管62的结构与所述实施例1的选择晶体管2同样。
此外，在存储单元阵列61的内部设置分别包含一个二极管63的夺冠存储单元64。须指出的是，二极管63和存储单元64的结构分别与所述实施例1的二极管3和存储单元4同样。
这里，在实施例3中，在4个信号线S0～S3，分别配置p沟道晶体管65a～65d的一个。须指出的是，信号线S0～S3是本发明的“第一信号线”的一个例子，p沟道晶体管65a～65d是本发明的“第三晶体管”的一个例子。具体而言，p沟道晶体管65a把漏极连接在信号线S0上，并且把栅极连接在信号线S00上。此外，p沟道晶体管65b把漏极连接在信号线S1上，并且把栅极连接在信号线S11上。此外，p沟道晶体管65c把漏极连接在信号线S2上，并且把栅极连接在信号线S22上。此外，p沟道晶体管65d把漏极连接在信号线S3上，并且把栅极连接在信号线S33上。此外，对p沟道晶体管65a～65d供给H电平的信号。须指出的是，信号线S0～S3的其他结构与所述实施例1的信号线S0～S3同样。
此外，在实施例3中，在多个字线WL和行译码器69之间设置用于控制字线WL的电位的字线控制电路66。须指出的是，字线控制电路是本发明的“字线控制部”的一个例子。字线控制电路66由4个信号线S00～S33、与4个信号线S00～S33分别对应设置的多个2输入NAND电路67a～67d构成。须指出的是，号线S00～S33是本发明的“第二信号线”的一个例子。2输入NAND电路67a在与第1个信号线S00对应的第1个字线组G0中包含的(地址的下2位为(0、0))各字线WL配置各一个。此外，2输入NAND电路67b在与第2个信号线S11对应的第2个字线组G1中包含的(地址的下2位为(0、1))各字线WL配置各一个。此外，2输入NAND电路67c在与第3个信号线S22对应的第3个字线组G2中包含的(地址的下2位为(1、0))各字线WL配置各一个。此外，2输入NAND电路67d在与第4个信号线S33对应的第4个字线组G3中包含的(地址的下2位为(1、1))各字线WL配置各一个。
此外，与第1个字线组G0对应的2输入NAND电路67a的一方的输入端子连接在信号线S00上，并且与第2个字线组G1对应的2输入NAND电路67b的一方的输入端子连接在信号线S11上。此外，与第3个字线组G2对应的2输入NAND电路67c的一方的输入端子连接在信号线S22上，并且与第4个字线组G3对应的2输入NAND电路67d的一方的输入端子连接在信号线S33上。此外，2输入NAND电路67a～67d的另一方输入端子分别通过反相电路连接在行译码器69的对应的输出端子上。此外，2输入NAND电路67a～67d的输出端子分别连接在对应的字线WL上。
而且，在实施例3中，在选择给定的字线WL时，对信号线S00～S33中与包含选择的字线WL的一个字线组(在本实施例中，G0)对应的信号线，从行译码器69供给H电平的信号。而在选择给定的字线WL时，对信号线S00～S33中与不包含选择的字线WL的3个字线组(在本实施例中，G1～G3)对应的信号线，从行译码器69供给L电平的信号。须指出的是，对信号线S00～S33分别供给信号W0～W3。
此外，在存储单元阵列61的外部设置地址输入电路68、行译码器60列译码器70、数据判别电路71、输出电路72。须指出的是，数据判别电路71是本发明的“数据判别部”的一个例子。地址输入电路68具有响应从外部输入给定的地址，对行译码器69和列译码器70供给地址数据的功能。即在地址输入电路68的内部设置用于生成从外部输入的地址所对应的信号的信号线控制电路73(参照图8)。信号线控制电路73具有根据与选择的字线WL对应的地址的下2位，控制信号W0～W3的电位的功能。
须指出的是，图8中的信号RA0是基于与选择的字线WL对应的地址的第一位的信号，图8中的信号RA1是基于与选择的字线WL对应的地址的第二位的信号。此外，信号/RA0和/RA1分别是具有使信号RA0和RA1的电位反相的电位的反相信号。即在与选择的字线WL对应的地址的下2位为(0、0)时，信号RA0和RA1的双方的电位变为L电平，信号/RA0和/RA1双方的电位变为H电平。此外，在与选择的字线WL对应的地址的下2位为(0、1)时，信号RA0和RA1的双方的电位变为H电平和L电平，信号/RA0和/RA1双方的电位变为L电平和H电平。此外，在与选择的字线WL对应的地址的下2位为(1、0)时，信号RA0和RA1的双方的电位变为L电平和H电平，信号/RA0和/RA1双方的电位变为H电平和L电平。此外，在与选择的字线WL对应的地址的下2位为(1、1)时，信号RA0和RA1的双方的电位变为H电平，信号/RA0和/RA1双方的电位变为L电平。
此外，信号线控制电路73如图8所示，包含2输入NAND电路74a～74d、4个反相电路75a～75d。在2输入NAND电路74a的一方的输入端子输入信号/RA0，在另一方的输入端子输入信号/RA1。此外，2输入NAND电路74b的一方的输入端子输入信号RA0，在另一方的输入端子输入信号/RA1。此外，在2输入NAND电路74c的一方的输入端子输入信号/RA0，在另一方的输入端子输入信号RA1。此外，在2输入NAND电路74d的一方的输入端子输入信号RA0，在另一方的输入端子输入信号RA1。此外，在2输入NAND电路74a～74d的输出端子分别连接反相电路75a～75d的输入端子。此外，在反相电路75a～75d的输出端子上分别连接信号线S00～S33。
此外，在实施例3中，如图7所示，列译码器70具有对列译码器70上连接的位线BL供给具有给定的电位的信号的功能。具体而言，列译码器7根据从地址输入电路68供给的地址数据，选择给定的位线BL，并且对选择的位线BL供给H电平的信号，并且对非选择的位线BL供给L电平的信号。须指出的是，对选择的位线BL供给H电平的信号是本发明的“第一电位的信号”的一个例子，对非选择的位线BL供给L电平的信号是本发明的“第二电位的信号”的一个例子。
此外，数据判别电路71具有判别从选择的存储单元64读出的数据(信号)的电位，并且对输出电路72供给与判断结果对应的信号的功能。具体而言，选择的存储单元64中保持的数据为H电平时，从数据判别电路71对输出电路72供给L电平的信号，并且选择的存储单元64中保持的数据为L电平时，H电平的信号从数据判别电路71提供给输出电路72。此外，输出电路72具有按照数据判别电路71的输出信号，对外部输出信号的功能。具体而言，L电平的信号从数据判别电路71输出时，对外部输出H电平的信号，并且H电平的信号从数据判别电路71输出时，对外部输出L电平的信号。
此外，数据判别电路71包含4输入NAND电路76、读出放大器77a～77d。4输入NAND电路76连接在读出放大器77a～77d的输出端子上，并且4输入NAND电路76的输出端子连接在输出电路72上。此外读出放大器77a～77d在一方的输入端子上分别连接信号线S00～S33，并且在另一方的输入端子上分别连接信号线S0～S3。此外，读出放大器77a～77d对一方的输入端子供给L电平的信号时，对4输入NAND电路76的输入端子输出H电平的信号，并且对一方的输入端子供给H电平的信号时，按照来自另一方的输入端子的信号，对4输入NAND电路76的输入端子供给H或L电平的信号。
此外，读出放大器77a(77b、77c、77d)如图9和图10所示，包含负载电路78、偏压电路79、倒相放大器80、电流电压变换电路81、反馈电路82、3个反相电路83、84a和84b。
负载电路78包含作为负载电阻起作用的n沟道晶体管78a。n沟道晶体管78a的栅极连接在后面描述的节点N2上，并且供给给定的偏压电位。此外，n沟道晶体管78a的漏极连接在信号线S0(S1、S2、S3)上连接的节点N1上，并且源极接地，供给GND电位。须指出的是，GND电位是L电平的电位。据此，节点N1在对选择的位线BL供给H电平的信号之前，通过n沟道晶体管78a供给GND电位，变为GND电位附近(在实施例3中，约0.10V)。须指出的是，节点N1的电位的值在实施例3中是电位Vcc为0.3V时的一个例子，以下的各节点N2～N7的电位的值也同样。
这里，在实施例3中，偏压电路79包含p沟道晶体管79a、n沟道晶体管79b和79c、n沟道晶体管79d、p沟道晶体管79e和79f。对p沟道晶体管79a的源极供给电位Vcc，并且栅极通过接地，供给GND电位。此外，p沟道晶体管79a的漏极连接在节点N2上。n沟道晶体管79b的栅极和漏极彼此连接，并且该栅极和漏极连接在节点N2上。此外，n沟道晶体管79b的源极与n沟道晶体管79c的漏极连接。此外，n沟道晶体管79b具有控制节点N2的电位比n沟道晶体管79b的阈值电压低的功能。n沟道晶体管79c的源极通过接地，供给GND电位，并且在栅极上连接信号线S00(S11、S22、S33)。此外，n沟道晶体管79c对栅极供给H电平的信号W0(W1、W2、W3)时，变为导通状态，对栅极供给L电平的信号W0(W1、W2、W3)时，变为断开状态。
据此，对n沟道晶体管79c的栅极供给H电平的信号W0(W1、W2、W3)时，对节点N2供给n沟道晶体管79b的阈值电压Vt79b+α3的偏压电位(在实施例3中，约1.30V)，并且对n沟道晶体管79c的栅极供给L电平的信号W0(W1、W2、W3)时，对节点N2供给电位Vcc。须指出的是，节点N2的电位Vt79b+α3(n沟道晶体管78a和79d的栅极电位)成为比n沟道晶体管78a和79d的阈值电压高，并且比电位Vcc低的电位。
此外，在实施例3中，偏压电路79的n沟道晶体管79d的栅极连接在节点N2上。此外，n沟道晶体管79d的漏极连接在节点N3上，并且源极通过接地，供给GND电位。p沟道晶体管79e的栅极和漏极彼此连接，并且栅极和漏极连接在节点N3上。此外，p沟道晶体管79e的源极连接在p沟道晶体管79f的漏极上。对p沟道晶体管79f的源极供给电位Vcc，并且对栅极供给反相电路83的输出。此外，p沟道晶体管79f在对栅极供给L电平的反相电路83的输出时，变为导通状态，并且在对栅极供给H电平的反相电路83的输出时，变为断开状态。据此，在对p沟道晶体管79f的栅极输入L电平的来自反相电路83的输出信号时，对节点N3供给从电位Vcc下降p沟道晶体管79e的阈值电压的电压Vcc-Vt79e-α4的偏压电位(在实施例3中，约1.50V)，并且在对p沟道晶体管79f的栅极输入H电平的来自反相电路83的输出信号时，对节点N3供给GND电位。须指出的是，节点N3的电位Vcc-Vt79c-α4(后面描述的p沟道晶体管81b和82b的栅极电位)成为p沟道晶体管81b和82b的源极和栅极之间的电位差比阈值电压大的电位。
此外，在实施例3中，倒相放大器80包含用于控制节点N4的电位的电位控制电路80a、用于控制节点N5的电位的n沟道晶体管80b和p沟道晶体管80c、n沟道晶体管80d和80e、p沟道晶体管80f。
倒相放大器80的电位控制电路80a包含n沟道晶体管80g和80h、p沟道晶体管80i。n沟道晶体管80g的栅极和漏极彼此连接，并且其栅极和漏极连接在节点N4上。此外，在n沟道晶体管80g的源极上连接n沟道晶体管80h的漏极上。此外，n沟道晶体管80g具有控制节点N4的电位比n沟道晶体管80g的阈值电压低的功能。在n沟道晶体管80h的栅极上连接信号线S00(S11、S22、S33)，并且源极连接在节点N1上。此外，n沟道晶体管80h对栅极输入H电平的信号W0(W1、W2、W3)时，变为导通状态，并且对栅极输入L电平的信号W0(W1、W2、W3)时，变为断开状态。p沟道晶体管80i的栅极通过接地，供给GND电位。此外，p沟道晶体管80i的漏极连接在节点N4上，并且对源极供给电位Vcc。
据此，对n沟道晶体管80h的栅极输入H电平的信号W0(W1、W2、W3)时，对节点N4供给从节点N1的电位变化(上升)n沟道晶体管80g的阈值电压的电位附近的电位，并且对n沟道晶体管80h的栅极输入L电平的信号W0(W1、W2、W3)时，对节点N4供给电位Vcc。即节点N4在对n沟道晶体管80h的栅极输入H电平的信号W0(W1、W2、W3)，并且节点N1的电位约为0.10V时，变为1.62V，并且在数据的读出动作时，节点N1的电位从0.10V上升到0.15V时，变为大约1.67V。
反相电路80的n沟道晶体管80b的栅极连接在节点N4上。此外，n沟道晶体管80b的漏极连接在n沟道晶体管80d的源极上，并且源极通过接地，供给GND电位。p沟道晶体管80c的栅极连接在节点N1上。此外，p沟道晶体管80c的漏极连接在节点N5上，并且源极连接在p沟道晶体管80f的漏极上。n沟道晶体管80d的栅极和漏极彼此连接，并且栅极和漏极连接在节点N5上。此外，n沟道晶体管80d具有控制节点N5的电位比n沟道晶体管80d的阈值电压低的功能。n沟道晶体管80e的漏极连接在节点N5上，并且源极通过接地，供给GND电位。此外，对n沟道晶体管80e的栅极供给来自反相电路83的输出。此外，n沟道晶体管80e在对栅极供给L电平的反相电路83的输出时，变为断开状态，对栅极供给H电平的反相电路83的输出时，变为导通状态。对p沟道晶体管80f的源极供给电位Vcc，并且对栅极供给来自反相电路83的输出。此外，p沟道晶体管80f在对栅极供给L电平的反相电路83的输出时，变为导通状态对栅极供给H电平的反相电路83的输出时，变为断开状态。
据此，对n沟道晶体管80e和p沟道晶体管80f的栅极输入H电平的来自反相电路83的输出信号时，对节点N5供给GND电位。因此，对反相电路83供给L电平的信号W0(W1、W2、W3)时，后面描述的n沟道晶体管81a和82c变为断开状态，所以通过n沟道晶体管81a和82c，抑制电流流过。
此外，对n沟道晶体管80e和p沟道晶体管80f的栅极输入L电平的来自反相电路83的输出信号，并且节点N1的电位约为0.10V时，1.62V的电位对n沟道晶体管80b的栅极输入，并且约0.10V的电位对p沟道晶体管80c的栅极输入，基于电位Vcc和GND电位之间连接的p沟道晶体管80c和n沟道晶体管80b和80d的电阻分割的节点N5的电位(n沟道晶体管81a和82c的栅极电位)成为使n沟道晶体管81a和82c变为导通状态的电位(在实施例3中，1.92V)。此外，在数据的读出动作时，节点N4的电位从0.10V上升到0.15V时，由于节点N4的电位从1.62V上升到1.67V，n沟道晶体管80b的阻抗下降，并且p沟道晶体管80c的阻抗上升，从而基于连接在电位Vcc和GND电位之间的p沟道晶体管80c和n沟道晶体管80b和80d的电阻分割的节点N5的电位下降到使n沟道晶体管81a和82c变为接近断开状态的电位(在实施例3中，约1.10V)。须指出的是，这时，n沟道晶体管81a和82c因为源极电位即节点N1的电位上升，所以急速从导通状态转变为接近断开状态。
电流电压变换电路81包含与反相电路84a的输入一侧连接的用于控制节点N6的电位的n沟道晶体管81a、具有作为负载工作的p沟道晶体管81b的负载电路81c。n沟道晶体管81a的栅极连接在节点N5上。此外，n沟道晶体管81a的源极连接在节点N1上，并且漏极连接在节点N6和p沟道晶体管81b的漏极上。p沟道晶体管81b的栅极连接在节点N3上。此外，p沟道晶体管81b的漏极连接在节点N6上，并且对源极供给电位Vcc。据此，n沟道晶体管81a为导通状态时，n沟道晶体管81a的阻抗比p沟道晶体管81b的阻抗低，基于连接在电位Vcc和GND电位之间的n沟道晶体管78a以及81a和p沟道晶体管81b的电阻分割的节点N6的电位变为节点N1的电位附近(在实施例3中，约0.12V)，并且在n沟道晶体管81a接近断开状态时，n沟道晶体管81a的阻抗比p沟道晶体管81b的阻抗高，所以基于连接在电位Vcc和GND电位之间的n沟道晶体管78a以及81a和p沟道晶体管81b的电阻分割的节点N6的电位上升到约2.30V。
此外，在实施例3中，反馈电路82包含用于控制节点N1的电位的n沟道晶体管82a、p沟道晶体管82b、用于控制节点N7的电位的n沟道晶体管82c。n沟道晶体管82a的栅极连接在节点N7上。此外，n沟道晶体管82a的源极通过接地，供给GND电位，并且漏极连接在节点N1上。p沟道晶体管82b的栅极连接在节点N3上。此外，p沟道晶体管82b的源极连接在节点N6上，并且漏极连接在节点N7上。n沟道晶体管82c的栅极连接在节点N5上。此外，n沟道晶体管82a的源极连接在节点N1上，并且漏极连接在节点N7上。
据此，在n沟道晶体管82c为导通状态时，n沟道晶体管82c的阻抗比p沟道晶体管81b和82b的阻抗低，所以基于连接在电位Vcc和GND电位之间的n沟道晶体管78a以及82c和p沟道晶体管81b以及82b的电阻分割的节点N7的电位变为节点N1的电位附近(在实施例3中，约0.10V)，并且在n沟道晶体管82c接近断开状态时，n沟道晶体管82c的阻抗比p沟道晶体管81b以及82b的阻抗高，所以基于连接在电位Vcc和GND电位之间的n沟道晶体管78a以及82c和p沟道晶体管81b以及82b的电阻分割的节点N7的电位上升。这时，n沟道晶体管82a变为导通状态，n沟道晶体管78a、82a、82c、p沟道晶体管82b以及81b的电阻分割，节点N7的电位收敛在1.15V。因此，n沟道晶体管82c接近断开状态时，n沟道晶体管82a变为导通状态，通过n沟道晶体管82a对节点N1供给GND电位，并且n沟道晶体管82c为导通状态时，n沟道晶体管82a变为断开状态，从而通过n沟道晶体管82a不对节点N1供给GND电位。
反相电路83输入H或L电平的信号W0(W1、W2、W3)。此外，反相电路84a和84b按照节点N6的电位，对4输入NAND电路76输出H或L电平的输出信号SOUT。须指出的是，对反相电路83输入L电平的信号W0(W1、W2、W3)时，n沟道晶体管81a和82c变为断开状态，并且p沟道晶体管81c和82b变为导通状态，读出放大器77a(77b、77c、77d)把H电平的输出信号SOUT对4输入NAND电路76输出。
下面参照图7和图8说明实施例3的交叉点型的二极管ROM的数据读出动作。须指出的是，在以下的读出动作的说明中，选择了图7中的虚线包围的存储单元64(以下称作选择存储单元64)。另外，在以下的读出动作的说明中，选择的字线WL(在图7中，为字线WL0)的地址的第1位到第10位为(0、0、0、0、0、0、0、0、0、0)。此外，在以下的读出动作的说明中，选择存储单元64以外的非选择的存储单元64称作非选择存储单元64。此外，在以下的读出动作的说明中，选择的字线WL称作选择字线WL0，并且选择字线WL0以外的非选择的字线WL称作非选择字线WL。此外，在以下的读出动作的说明中，选择的位线BL称作选择位线BL，并且选择位线BL以外的非选择的位线BL称作非选择位线BL。
首先，如图7所示，从外部对地址输入电路68输入与选择存储单元64对应的地址。据此，从地址输入电路68输出地址数据，并且从地址输入电路68输出的地址数据提供给行译码器69和列译码器70。
然后，根据地址数据，由行译码器69选择给定的字线WL(以下称作选择字线WL)。须指出的是，与选择字线WL对应的地址的下2位是(0、0)。据此，从与选择字线WL对应的行译码器69的输出端子输出H电平的信号，并且从与选择字线WL以外的非选择的字线WL(以下称作非选择字线WL)对应的行译码器69的输出端子输出L电平的信号。
这时，在图8所示的信号线控制电路73中，进行以下的动作。即首先，与选择字线WL对应的地址的下2位为(0、0)，所以信号RA0和RA1双方的电位变为L电平，信号/RA0和/RA1双方的电位变为H电平。据此，对2输入NAND电路74a的一方的输入端子输入H电平的信号/RA0，并且对另一方的输入端子输入H电平的信号/RA1，从2输入NAND电路74a的输出端子输出L电平的信号。此外，对2输入NAND电路74b的一方的输入端子输入L电平的信号RA0，并且对另一方的输入端子输入H电平的信号/RA1，从2输入NAND电路74b的输出端子输出H电平的信号。此外，对2输入NAND电路74c的一方的输入端子输入H电平的信号/RA0，并且对另一方的输入端子输入L电平的信号RA1，从2输入NAND电路74c的输出端子输出H电平的信号。此外，对2输入NAND电路74d的一方的输入端子输入L电平的信号RA0，并且对另一方的输入端子输入L电平的信号RA1，从2输入NAND电路74d的输出端子输出H电平的信号。
然后，从2输入NAND电路74a～74d的输出端子输出的信号分别对反相电路75a～75d的输入端子输入。据此，从反相电路75a的输出端子把L电平的信号倒相，输出H电平的信号W0。从反相电路75b～75d的输出端子分别把H电平的信号反相，输出L电平的信号W1～W3。结果，对信号线S00供给H电平的信号W0。而对信号线S11～S33分别供给L电平的信号W1～W3。
据此，在图7所示的字线控制电路66中，进行以下的动作。首先，在包含选择字线WL的字线组G0中，在与选择字线WL对应的2输入NAND电路67a的一方的输入端子，通过信号线S00输入H电平的信号W0，并且在另一方的输入端子，输入通过把来自行译码器69的H电平的信号反相而生成的L电平的信号。据此，在包含选择字线WL的字线组G0中，从连接了选择字线WL的2输入NAND电路67a的输出端子输出H电平的信号，所以选择字线WL的电位变为H电平。
此外，在包含选择字线WL的字线组G0中，在与非选择字线WL对应的2输入NAND电路67a的一方的输入端子，通过信号线S00输入H电平的信号W0，并且在另一方的输入端子，输入通过把来自行译码器69的L电平的信号反相而生成的H电平的信号。据此，在包含选择字线WL的字线组G0中，从连接了非选择字线WL的2输入NAND电路67a的输出端子输出L电平的信号，所以非选择字线WL的电位变为L电平。
此外，在不包含选择字线WL的字线组G1～G3中，对与非选择字线WL对应的2输入NAND电路67b～67d的一方的输入端子，分别通过信号线S11～S33输入L电平的信号W1～W3，并且对另一方的输入端子，输入通过把来自行译码器69的L电平的信号反相而生成的H电平的信号。据此，在不包含选择字线WL的字线组G1～G3中，从连接了非选择字线WL的2输入NAND电路67b～67d的输出端子输出H电平的信号，所以非选择字线WL的电位变为H电平。
如上所述，通过控制字线WL的电位，在包含选择字线WL的字线组G0中，与选择字线WL对应的选择晶体管62(n沟道晶体管62a和62b)的栅极的电位变为H电平，从而选择晶体管62变为导通状态。此外，在包含选择字线WL的字线组G0中，与非选择字线WL对应的选择晶体管62的栅极的电位变为L电平，选择晶体管62变为断开状态。此外，在不包含选择字线WL的字线组G1～G3中，与非选择字线WL对应的选择晶体管62的栅极的电位变为H电平，从而选择晶体管62变为导通状态。
此外，对信号线S00供给H电平的信号W0，并且对信号线S11～S33分别供给L电平的信号W1～W3。因此，p沟道晶体管65a变为断开状态，对信号线S0通过p沟道晶体管65a不供给H电平的信号。而p沟道晶体管65b～65d变为导通状态，对信号线S1～S3分别通过p沟道晶体管65b～65d供给H电平的信号。
此外，对连接在列译码器70上的各位线BL，根据地址数据，从列译码器70供给具有给定电位的信号。具体而言，只对选择位线BL供给H电平的信号，并且对非选择位线BL供给L电平的信号。
行译码器69和列译码器70按所述那样工作，选择存储单元64中保持的数据(信号)提高对应的导通状态的选择晶体管62提供给信号线S0。具体而言，在实施例3中，选择存储单元64中包含的二极管63的阳极连接在选择位线BL上，所以提供给选择位线BL的H电平的信号传递给信号线S0。而选择存储单元64中包含的二极管63的阳极不连接在选择位线BL上时，提供给选择位线BL的H电平的信号不传递给信号线S0。须指出的是，在包含选择字线WL的字线组G0中，连接在非选择字线WL上，并且连接在选择位线BL上的非选择存储单元64中保持的数据因为对应的选择晶体管62为断开状态，所以不传递给信号线S0。此外，在不包含选择字线WL的字线组G1～G3中，对与非选择字线WL对应的非择存储单元64中包含的二极管63的阴极分别通过p沟道晶体管65b～65d、信号线S1～S3和对应的选择晶体管62供给H电平的信号。须指出的是，对二极管63的阴极供给的H电平的信号具有比提供给选择的位线BL的H电平的信号的电位更低的电位。此外，对与在不包含选择字线WL的字线组G1～G3对应的非择存储单元64中包含的二极管63的阴极供给的H电平的信号是本发明的“第三电位信号”的一个例子。
这时，在数据判别电路71中，成为对与字线组G0对应的读出放大器77a的一方的输入端子供给与字线组G0对应的H电平的信号W0，并且对与字线组G1～G3对应的读出放大器77b～77d的一方输入端子供给与字线组G1～G3对应的L电平的信号W1～W3的状态。据此，在实施例3中，对于读出放大器77a，H电平的信号传递给信号线S0，所以读出放大器77a把H电平的信号提供给4输入NAND电路76。通过对读出放大器77b～77d供给L电平的信号W1～W3，读出放大器77b～77d分别分别将H电平的信号供给到4输入NAND电路76。因此，从4输入NAND电路76输出L电平的信号，并且把L电平的信号提供给输出电路72。结果，从输出电路72输出H电平的信号。
须指出的是，选择存储单元64中包含的二极管63的阳极不连接在选择位线BL上时，对读出放大器77a的另一方输入端子，通过信号线S0供给L电平的信号。因此，从读出放大器77a输出的L电平的信号、从读出放大器77b～77d输出的H电平信号提供给4输入NAND电路76，所以从4输入NAND电路76输出H电平的信号。结果，把H电平的信号提供给输出电路72，所以对外部输出L电平的信号。这时，在与选择字线WL0对应的非选择存储单元64中，即使二极管63的阳极连接在非选择位线BL上，也对非选择位线BL供给L电平的信号，所以非选择存储单元64中包含的二极管63的阴极电位不上升到H电平。因此，在读出数据时，选择存储单元64中包含的二极管63的阳极不连接在选择位线BL上时，H电平的信号不传递给信号线S0。
在实施例3中，如上所述，在读出数据时，对与不包含选择字线WL的字线组G1～G3对应的非选择存储单元64(二极管63)的阴极供给H电平(第三电位)的信号，在与不包含选择字线WL的字线组G1～G3对应的非选择存储单元64中，二极管63的阴极电位充电到H电平(第三电位)，所以通过供给H电平(第一电位)的信号的选择位线BL，能使二极管63的阴极电位在短时间中变为H电平。因此，实质上可以只关于包含选择字线WL的字线组G0所对应的存储单元64中的非选择存储单元64，通过选择位线BL把二极管63的阴极电位变为H电平，所以能缩短把选择位线BL变为H电平(第一电位)时的时间。结果，能进一步缩短进行读出动作的期间，所以能以更高速度使二极管ROM工作。
此外，在实施例3中，在用于控制字线WL的电位的字线控制电路66配置与4个字线组G0～G3分别对应的4个信号线S00～S33，并且在读出数据时，根据对信号线S00～S33分别供给的信号W0～W3的电位，开展对应的字线WL，按字线组G0～G3控制信号W0～W3的电位，从而在读出数据时，能容易使不包含选择字线WL的字线组G1～G3所对应的非选择字线WL的电位变为使连接在非选择字线WL上的选择晶体管64变为导通状态的电位，并且包含选择字线WL的字线组G0所对应的选择字线WL的电位变为使连接在非选择字线WL上的选择晶体管64变为导通状态的电位。
须指出的是，实施例3的其他效果与所述实施例1同样。
须指出的是，所述各节点的H电平不是同一电位。
须指出的是，这次描述的实施例应该认为在各方面是举例，不是限制性的。本发明的范围不是所述的实施例的说明，由权利要求书表示，包含与权利要求的范围均等意义和范围内的全部变更。
例如在所述实施例1～3中，对交叉点型的二极管ROM应用本发明，但是本发明并不局限于此，在交叉点型的二极管ROM以外的在设置包含在选择晶体管的源/漏区的一方上连接阴极的二极管的存储单元的存储器中也能广泛应用。
此外，在所述实施例1～3中，使用由n沟道晶体管构成的选择晶体管，但是本发明并不局限于此，也可以使用由p沟道晶体管构成的选择晶体管。
此外，在所述实施例1～3中，根据与各字线对应的地址的下2位，把多个字线分类为4个字线组，但是本发明并不局限于此，也可以根据与各字线对应的地址的多为中的3个以上的位，把多个字线分类为比4个更多的字线组。
此外，在所述实施例1中，在多个字线组分别配置信号线，并且把与多个字线组分别对应的信号线与数据判别电路连接，但是本发明并不局限于此，也可以把与多个字线组分别对应的信号线分割为本地信号线和公共信号线，并且把公共信号线连接在数据判别电路上。
此外，在所述实施例3中，表示提供给二极管63的阴极的H电平的信号的电位比提供给选择的位线BL的H电平的信号的电位还低的例子，但是本发明并不局限于此，提供给二极管63的阴极的H电平的信号的电位可以与提供给选择的位线BL的H电平的信号的电位实质上相同。
此外，在所述实施例3中，表示电位Vcc为大约3V的例子，但是本发明并不局限于此，Vcc可以为大约3V以外的电位。须指出的是，这时，实施例3中表示的各节点N1～N7的电位的值变化。
权利要求
1.一种存储器，包括多个字线；第一晶体管，分别连接在所述多个字线上，通过选择对应的所述字线，来变为导通状态；多个存储单元，分别包含将阴极连接在所述第一晶体管的源/漏区的一方上的二极管；和数据判别部，连接在所述第一晶体管的源/漏区的另一方一侧，用于判别从所选择的所述存储单元读出的数据。
2.根据权利要求1所述的存储器，其中还具有多个位线，以与所述多个字线交叉的方式配置；在读出数据时，对所选择的所述位线供给第一电位信号，并且对所述非选择的所述位线供给第二电位信号。
3.根据权利要求1所述的存储器，其中分别连接有所述第一晶体管的所述多个字线分类为分别包含给定数量的所述字线的多个字线组；还具有第一信号线，所述第一晶体管的源/漏区的另一方和所述数据判别部连接；所述第一信号线在所述多个字线组分别至少各配置一个。
4.根据权利要求3所述的存储器，其中所述第一晶体管由共享源/漏区的另一方的一对晶体管构成。
5.根据权利要求3所述的存储器，其中所述第一信号线以与所述多个字线交叉的方式配置。
6.根据权利要求1所述的存储器，其中分别连接有所述第一晶体管的所述多个字线分类为分别包含给定数量的所述字线的多个字线组；还具有第一信号线，连接所述第一晶体管的源/漏区的另一方和所述数据判别部；所述第一信号线包含副信号线，连接在所述第一晶体管的源/漏区的另一方上，并且在所述多个字线组分别至少各配置一个；和主信号线，连接所述副信号线和所述数据判别部，并且对所述多个字线组公用。
7.根据权利要求6所述的存储器，其中还具有第二晶体管，在所述多个字线组分别至少各配置一个，连接所述副信号线和所述主信号线；包含所选择的所述字线的所述字线组所对应的所述第二晶体管控制为导通状态；不包含所选择的所述字线的所述字线组所对应的所述第二晶体管控制为截止状态。
8.根据权利要求6所述的存储器，其中所述主信号线形成在所述副信号线的上面上的与所述副信号线对应的区域。
9.根据权利要求1所述的存储器，其中还具有多个位线，以与所述多个字线交叉的方式配置；在读出数据时，对所选择的所述位线供给第一电位信号，并且对非选择的所述位线供给第二电位信号，并且对与所述所选择的字线以外的规定的所述字线对应的所述二极管的阴极供给第三电位信号。
10.根据权利要求9所述的存储器，其中分别连接有所述第一晶体管的所述多个字线分类为分别包含给定数量的所述字线的多个字线组；还具有第一信号线，在所述多个字线组分别至少各配置一个，连接所述第一晶体管的源/漏区的另一方和所述数据判别部；在包含所述所选择的字线的字线组以外的所述字线组中，在读出数据时，非选择的所述字线的电位被控制为所述第一晶体管变为导通状态；在包含所述所选择的字线的字线组中，在读出数据时，所述所选择的字线的电位被控制为所述第一晶体管变为导通状态；在包含所述所选择的字线的字线组中，在读出数据时，非选择的所述字线的电位被控制为所述第一晶体管变为截止状态。
11.根据权利要求10所述的存储器，其中所述数据判别部包含读出放大器，按所述字线组分别各配置一个。
12.根据权利要求10所述的存储器，其中还包含字线控制部，用于控制所述字线的电位；所述字线控制部包含第二信号线，按所述字线组分别各配置一个；在读出数据时，所述字线的电位基于被供给到所述第二信号线的信号的电位来控制。
13.根据权利要求12所述的存储器，其中还包含第三晶体管，栅极与所述第二信号线连接，并且源/漏区的一方与所述第一信号线连接。
14.根据权利要求13所述的存储器，其中在所述第三晶体管的源/漏区的另一方，所述第三晶体管为导通状态时，对与含有所述所选择的字线的字线组以外的所述字线组对应的所述二极管的阴极供给与所述第三电位信号对应的信号。
15.根据权利要求13所述的存储器，其中在读出数据时，与配置在含有所述所选择的字线的字线组上的第一信号线连接的第三晶体管被控制为截止状态。
16.根据权利要求13所述的存储器，其中在读出数据时，与配置在包含所述所选择的字线的字线组以外的字线组上的第一信号线连接的第三晶体管被控制为导通状态。
17.根据权利要求12所述的存储器，其中还具有信号线控制电路，用于控制提供给所述第二信号线的信号电位；对所述信号线控制电路输入与所述所选择的字线对应的地址数据；提供给所述第二信号线的信号基于与所述所选择的字线对应的地址数据来生成。
18.根据权利要求12所述的存储器，其中所述数据判别部包含读出放大器，按所述各字线组分别各配置一个；在所述读出放大器连接有所述第一信号线和所述第二信号线。
全文摘要
提供一种以高速工作的存储器。该存储器具有多个字线；分别连接在多个字线上，通过选择对应的字线，变为导通状态的第一晶体管；分别包含把阴极连接在第一晶体管的源/漏区的一方上的二极管的多个存储单元；连接在第一晶体管的源/漏区的另一方一侧，用于判别从选择的存储单元读出的数据的数据判别部。
文档编号H01L23/522GK101047034SQ20071008848
公开日2007年10月3日 申请日期2007年3月27日 优先权日2006年3月28日
发明者山田光一 申请人:三洋电机株式会社