存储器的制作方法

专利名称：存储器的制作方法
技术领域：
本发明涉及存储器，尤其涉及掩模ROM等存储器。
背景技术：
以往，作为存储器的一例，公知将分别包含二极管的多个存储器单元 配置为矩阵状的交叉点型的掩模ROM (以下称为二极管ROM)。在以往 的一例的二极管ROM中，具备多根字线；配置为与多根字线交叉并隔 开规定的间隔而相邻配置的多根位线；包含配置于字线与位线交叉的位置 上的二极管的多个存储器单元；与位线连接并用于判别从所选择的存储器 单元读出的数据的读出放大器(数据判别电路)。在该二极管ROM中，通 过由读出放大器检测经由位线及二极管从读出放大器流向字线的电流，从 而进行存储器单元的数据的判别。其中，与各字线连接的存储器单元各自 所包含的二极管的阴极由共同的杂质区域构成。
然而，在现有的二极管ROM中，使从各位线流向字线的端部的电流 所通过的杂质区域的距离对于每根位线而言不同，从而在位线与字线的端 部之间的杂质区域的距离短的情况下，单元电流增大，在距离长的情况下， 单元电流减小。因此，在位线与字线的端部之间的杂质区域短的情况下， 由于在位线中流过大的电流，故存在作为整体而言消耗电流(消耗电力) 增加的问题。

发明内容
本发明的第一方面的存储器构成为具备多根字线；配置为与多根字 线交叉的多根位线；分别配置于字线与位线交叉的位置上的多个存储器单 元；和与位线连接的选择电路；选择电路的电流驱动能力根据位线所配置 的位置而不同。
本发明的第二方面的存储器构成为具备多根字线；配置为与多根字
线交叉的多根位线；第一晶体管，其与多根字线的每一根连接，通过选择 所对应的字线而变为导通状态；多个存储器单元，分别包含阴极与第一晶 体管的源极/漏极区域的一方连接的二极管；源极线，其与第一晶体管的源 极/漏极区域的另一方连接；和数据判别电路，其与源极线连接，用于对从 选择的存储器单元读出的数据进行判别；位线的驱动能力根据位线所配置 的位置而不同。
本发明的第三方面的存储器构成为具备多根字线；配置为与多根字 线交叉的多根位线；分别配置于字线与位线交叉的位置上的多个存储器单 元；与多根位线分别连接的多个开关元件；开关元件的驱动能力根据位线 所配置的位置而不同。


图1是表示本发明第一实施方式涉及的交叉点型的二极管ROM的构 成的电路图。
图2是表示本发明第一实施方式涉及的交叉点型的二极管ROM的构
成的平面布局图。
图3是沿图2的100-100线的剖视图。
图4是表示本发明第二实施方式涉及的交叉点型的二极管ROM的构 成的平面布局图。
图5是表示本发明第三实施方式涉及的交叉点型的二极管ROM的构 成的电路图。
图6是表示本发明第三实施方式涉及的交叉点型的二极管ROM的构
成的平面布局图。
图7是沿图6的200-200线的剖视图。
图8是表示本发明第四实施方式涉及的交叉点型的二极管ROM的构 成的平面布局图。
具体实施例方式
以下根据附图对本发明的实施方式进行说明。 (第一实施方式)
如图1所示，第一实施方式涉及的掩模ROM包括地址输入电路l、
行译码器2、列译码器3、读出放大器4、输出电路5和存储器单元阵列区
域6。地址输入电路l构成为通过从外部输入规定的地址，从而向行译
码器2与列译码器3输出地址数据。再有，行译码器2连接有字线7。另 外，行译码器2通过从地址输入电路1输入地址数据，从而选择与所输入 的地址数据对应的字线7，使该字线7的电位下降为L电平(GND二0V)。 由此，所选择的字线7以外的字线7的电位变为H电平(Vcc)。
再有，列译码器3上连接有配置为与字线7正交的多根位线8。还有， 列译码器3通过从地址输入电路1输入地址数据，从而选择与所输入的地 址对应的位线8，并且通过后述的p型晶体管42连接所选择的位线8与读 出放大器4。其中，晶体管42是本发明的"选择电路"及"幵关元件"的 一例。再有，读出放大器4检测由列译码器3选择的位线8中流过的电流， 在所选择的位线8中流过规定电流以上的电流时输出H电平的信号，并且 在所选择的位线8中流过少于规定电流的电流时输出L电平的信号。还有， 输出电路5构成为通过输入读出放大器4的输出，从而向外部输出信号。
另外，存储器单元阵列区域6内，多个存储器单元9配置为矩阵状。 这些存储器单元9分别配置于以互相正交的方式配置的多根字线7及位线 8的交点。由此，构成交叉点型的掩模ROM。再有，存储器单元阵列区域 6内，设置有包含阳极与位线8连接的二极管10的存储器单元9;和包 含阳极未与位线8连接的二极管10的存储器单元9。
还有，在存储器单元阵列区域6内，如图3所示，在p型的硅基板21 的上表面上，n型的杂质区域22沿字线7的延伸方向形成。其中，杂质区 域22是本发明的"杂质区域"的一例。再有，杂质区域22沿与其延伸方
向正交的方向隔开规定的间隔形成有多个。
再有，在一个杂质区域22内，多个p型的杂质区域23沿杂质区域22
的延伸方向并隔幵规定间隔形成。而且，由一个杂质区域23与杂质区域 22形成有存储器单元9的二极管10。由此，杂质区域22作为多个二极管 IO的共用阴极起作用，并且杂质区域23作为二极管10的阳极起作用。另 外，在杂质区域22内，每8个杂质区域23形成l个n型的接触区域24。 该接触区域24是为了降低后述的第l层插头27与硅基板21的杂质区域22的接触电阻而设置的。
此外，以覆盖硅基板21的上表面的方式，设有第1层的层间绝缘膜 25。在该第1层的层间绝缘膜25的与杂质区域23及接触区域24对应的 区域内，设有接触孔26。另外，接触孔26中埋入由W (钨)构成的第1 层插头27。由此，杂质区域23及接触区域24上分别连接有第1层插头 27。
再有，在第1层的层间绝缘膜25上以与第1层插头27连接的方式设 有由Al构成的第1层焊盘层28。该焊盘层28形成为在俯视状态下观察呈 大致正方形(参照图2)。另外，在第1层的层间绝缘膜25上以覆盖第1 层焊盘层28的方式设有第2层的层间绝缘膜29。该第2层的层间绝缘膜 29的与第1层焊盘层28对应的区域上，形成有接触孔30。还有，接触孔 30中埋入有由W构成的第2层插头31。此外，由W构成的第2层的插 头31埋入于接触孔30中。另外，由Al构成的多根位线8隔开规定间隔 地形成于第2层的层间绝缘膜29上。如图2所示，位线8形成为向与杂 质区域22的延伸方向正交的方向延伸，并且在与各存储器单元9 (参照图 1)的二极管10对应的区域内配置为与杂质区域22交叉。
还有，构成为根据是否与存储器单元9的二极管10对应地在第1 层焊盘层28与位线8之间形成有接触孔30，来切换该存储器单元9的数 据。即，通过与存储器单元9的二极管10对应地形成接触孔30，从而在 经由被埋入接触孔30内的插头31、第1层焊盘层28及第1层插头27而 连接位线8和构成存储器单元9的二极管10的杂质区域23的情况下，该 存储器单元9的数据被设定为"1"。另一方面，在因为未与存储器单元9 的二极管10对应地形成接触孔30而未对该存储器单元9的二极管10和 对应的位线8进行连接的情况下，该存储器单元9的数据被设定为"0"。
另外，在第2层的层间绝缘膜29的与第2层插头31对应的区域上， 形成有由Al构成的第2层焊盘层32。该第2层焊盘层32形成为在俯视状 态下观察呈大致正方形(参照图2)。而且，连接该第2层插头31与第2 层焊盘层32。此外，第2层的层间绝缘膜29上以覆盖位线8及第2层焊 盘层32的方式设有第3层的层间绝缘膜33。在该第3层的层间绝缘膜33 的与第2层焊盘层32对应的区域内设有接触孔34,并且该接触孔34内埋
入由W构成的第3层插头35。由此，第3层插头35与第2层焊盘层32 连接。
再有，在第3层的层间绝缘膜33上，由Al构成的字线7形成为沿杂 质区域22的延伸方向延伸。另外，字线7沿着与该延伸方向正交的方向 隔开规定间隔地设置有多根，并分别配置于各杂质区域22的上方。而且， 字线7与第3层插头35连接。在此，在第一实施方式中，字线7与杂质 区域22经由第3层插头35、第2层焊盘层32、第2层插头31、第1层焊 盘层28及第1层27插头27，按每8个存储器单元(规定间隔)进行连接。 此外，插头35、焊盘层32、插头31、焊盘层28及插头27为本发明的"第 一金属布线"的一例。而且，构成为在选择与被输入到行译码器2 (参 照图1)的地址数据对应的字线7之际，所选择的字线7的电位下降到L 电平(GND)，并且未选择的字线7的电位变为H电平(Vcc)。
还有，构成为从配置在与8个存储器单元9连接的8根位线8的端 部的位线8下的二极管10的阴极到字线7为止的杂质区域22的距离，比 从配置在8根位线8的中央部的位线8下的二极管10的阴极到字线7为 止的杂质区域22的距离还短。另外，从二极管10的阴极到字线7为止的 杂质区域22的距离越长，从阴极到字线7为止的电阻就越大。
进而，如图2所示，在列译码器3的内部，在多根位线8各自的一端 上连接有经由金属布线41而与位线8连接的晶体管42。另外，位线8与 金属布线41经由接触部43而电连接。此外，金属布线41与晶体管42的 源极/漏极区域的一方经由接触部44a而电连接。再有，晶体管42的源极/ 漏极区域的另一方经由接触部44b而与读出放大器4连接。在此，在第一 实施方式中，晶体管42的栅极宽度Wl构成为与8根位线8中的配置 于中央部的位线8所连接的晶体管42的栅极宽度Wl相比，配置于端部 的位线8所连接的晶体管42的栅极宽度W1更小。由此，和栅极宽度W1 减小的程度相应地，驱动配置于端部的位线8所连接的晶体管42的电流 驱动能力比8根位线8中的配置于中央部的位线8所连接的晶体管42的 电流驱动能力要小。
再有，更具体的是，在第一实施方式中，晶体管42的栅极宽度Wl 构成为随着从8根位线8中的配置于中央部的位线8向配置于端部的位线8变化，与位线8连接的晶体管42的栅极宽度W1逐渐减小。由此，
构成为随着从配置于中央部的位线8向配置于端部的位线8变化，与位
线8连接的晶体管42的电流驱动能力逐渐减小。
接着，参照图1及图2，对第一实施方式的掩模ROM的动作进行说明。
首先，将规定的地址输入到地址输入电路l中。由此，与所输入的地 址对应的地址数据从地址输入电路1而被分别输出到行译码器2及列译码 器3。而且，通过由行译码器2对地址数据进行译码，从而选择与地址数 据对应的规定的字线7。而且，所选择的字线7的电位下降到L电平 (GND)，并且未选择的字线7的电位成为H电平(Vcc)。
另一方面，在从地址输入电路1输入了地址数据的列译码器3中，选 择与所输入的地址数据对应的规定的位线8，并且所选择的位线8与读出 放大器4连接。而且，从读出放大器4向所选择的位线8供给与Vcc接近 的电位。另外，在位于所选择的字线7与所选择的位线8的交点处的所选 择的存储器单元9的二极管10的阳极和位线8相连的情况下，经由位线8 及二极管IO，电流从读出放大器4流向字线7。此时，在读出放大器4中， 检测到位线8中流经规定值以上的电流后输出H电平的信号。然后，输出 电路5接受读出放大器4的输出信号后向外部输出H电平的信号。
另一方面，在位于所选择的字线7与所选择的位线8的交点处的所选 择的存储器单元9的二极管10的阳极和位线8没有相连的情况下，电流 不从位线8流向字线7。此时，读出放大器4检测到未流经电流后输出L 电平的信号。然后，输出电路5接受读出放大器4的输出信号后向外部输 出L电平的信号。
在第一实施方式中，如上所述，通过使与8个存储器单元9连接的8 根位线8所连接的晶体管42的电流驱动能力构成为在8根位线8的端 部减小晶体管42的电流驱动能力，在8根位线8的中央部增大晶体管42 的电流驱动能力，从而即使在字线7与二极管10的阴极之间的杂质区域 22的距离短且电阻小的情况下，通过减小晶体管42的电流驱动能力，从 而也可以抑制连接位线8与读出放大器4的布线中流过大的电流。由此， 可以抑制消耗电流(消耗功率)增加。
再有，在第一实施方式中，如上所述，通过构成为随着从8根位线
8中的配置于中央部的位线8向配置于端部的位线8变化，与位线8连接 的晶体管42的电流驱动能力减小，使得随着从由于字线7与二极管10的 阴极之间的杂质区域22的距离长而电阻大的中央部向电阻小的端部变化， 逐渐减小晶体管42的电流驱动能力，由此可以缩小流经每根位线8的电 流的大小之差。由此，作为整体，可以縮小流经存储器单元阵列区域6的 单元电流的大小之差。
再有，在第一实施方式中，如上所述，通过将晶体管42的栅极宽度 Wl构成为与8根位线8中的配置于中央部的位线8所连接的晶体管42 的栅极宽度Wl相比，配置于端部的位线8所连接的晶体管42的栅极宽 度W1更小，从而因为栅极宽度W1小的晶体管其电阻大，故可以容易地 使得与多根位线8中的配置于中央部的位线8所连接的晶体管42的电 流驱动能力相比，配置于端部的位线8所连接的晶体管42的电流驱动能 力更小。
还有，在第一实施方式中，如上所述，通过将晶体管42的栅极宽度 Wl构成为随着从8根位线8中的配置于中央部的位线8向配置于端部 的位线8变化，与位线8连接的晶体管42的栅极宽度Wl逐渐减小，从 而随着字线7与二极管10的阴极之间的杂质区域22的距离縮短(向位线 8的端部变化)，可以逐渐减小栅极宽度Wl。由此，通过逐渐减小晶体管 42的栅极宽度W1，从而可以使电阻增加，因此随着从配置于中央部的位 线8向配置于端部的位线8变化，可以逐渐减小与位线8连接的晶体管42 的电流驱动能力。
(第二实施方式)
在第二实施方式涉及的交叉点型的二极管ROM中，如图4所示，在 列译码器3的内部，与上述第一实施方式同样，多根位线8的每一根的一 端上经由金属布线41而连接有晶体管42a。另外，与第一实施方式不同的 是，晶体管42a的栅极宽度W2在每个晶体管42a内是相同的。再有，金 属布线41与晶体管42a经由接触部43而连接。
在此，在第二实施方式中，连接晶体管42a的源极/漏极的一方和金属
布线41的接触部44a的数量构成为与连接8根位线8中配置于中央部 的位线8所连接的晶体管42a的源极/漏极的一方和金属布线41的接触部 44a的数量相比，连接配置于端部的位线8所连接的晶体管42a的源极/漏 极的一方和金属布线41的接触部44a的数量更少。
再有，更具体的是，构成为随着从8根位线8中的配置于中央部的 位线8向配置于端部的位线8变化，连接晶体管42a的源极/漏极的一方和 金属布线41的接触部44a的数量逐渐减少。
另外，第二实施方式的其他构成与上述第一实施方式同样。
在第二实施方式中，如上所述，连接晶体管42a的源极/漏极的一方和 金属布线41的接触部44a的数量构成为与连接8根位线8中的配置于 中央部的位线8所连接的晶体管42a的源极/漏极的一方和金属布线41的 接触部44a的数量相比，连接配置于端部的位线8所连接的晶体管42a的 源极/漏极的一方和金属布线41的接触部44a的数量更少。由此，因为接 触部44a的数量少其电阻就小，故可以容易地使得多根位线8中的配置于 端部的位线8所连接的晶体管42a的电流驱动能力比配置于中央部的位线 8所连接的晶体管42a的电流驱动能力还小。
再有，在第二实施方式中，如上所述通过构成为随着从8根位线8 中的配置于中央部的位线8向配置于端部的位线8变化，使连接晶体管42a
的源极/漏极的一方和金属布线41的接触部44a的数量逐渐减少，从而随 着从配置于中央部的位线8向配置于端部的位线8变化，电阻逐渐增大。 由此，随着从配置于中央部的位线8向配置于端部的位线8变化，可以使 得晶体管42a的电流驱动能力逐渐减小。
另外，第二实施方式的其他效果与上述第一实施方式同样。
(第三实施方式)
如图5所示，第三实施方式涉及的交叉点型的二极管ROM中，在存 储器单元阵列101的内部，配置为多根字线WL与多根位线BL互相交叉。 再有，存储器单元阵列101的内部配置有1024根字线WL，向这1024根 字线WL的每一根分配由包含"0"与"1"的位构成的多个位的地址。再 有，从第1行开始按照顺序对1024根字线WL赋予编号(0 1023)，图5 中仅示出1024根字线WL中的己经赋予了0 3、 1020及1023的编号的 字线WL。
再有，1024根字线WL被分为分别包含256根字线WL的4个字线组 G0 G3。具体的是，将包含地址的低两位为(0、 0)的字线WL的字线 组设为第1字线组GO，将包含地址的低两位为(0、 1)的字线WL的字 线组设为第2字线组G1。再有，将包含地址的低两位为(1、 0)的字线 WL的字线组设为第3字线组G2，将包含地址的低两位为(1、 1)的字线 WL的字线组设为第4字线组G3。
还有，规定数量的选择晶体管102的栅电极互相隔开规定间隔地与各 字线WL连接。其中，选择晶体管102是本发明的"第一晶体管"的一例。 该选择晶体管102由一对n沟道晶体管102a及102b构成。
进而，在存储器单元阵列101内部，设有分别包含一个二极管103的 多个存储器单元104。这多个存储器单元104沿多根字线WL及多根位线 BL的每一根排列为矩阵状，并且每规定数量的存储器单元经由选择晶体 管102而与各字线WL连接。具体是，规定数量的二极管103的每一个的 阴极与构成选择晶体管102的n沟道晶体管102a及102b的漏极区域相连 接。再有，多个存储器单元104中的、规定的存储器单元104 (保持有数 据"1"的存储器单元)的二极管103的阳极，与对应的位线BL相连接， 而规定的存储器单元104以外的存储器单元104 (保持有数据"0"的存储 器单元)的二极管103的阳极未与对应的位线BL连接。而且，在二极管 ROM中，根据二极管103的阳极有无与位线BL连接，可以将存储器单元 104所保持的数据区别为"0"或"1"。
再有，分别在4根源极线S0 S3上逐一配置p沟道晶体管105a 105d。 具体是，p沟道晶体管105a的漏极与源极线S0连接，并且其栅极与源极 线SOO连接。再有，p沟道晶体管105b的漏极与源极线Sl连接，并且其 栅极与源极线S11连接。还有，p沟道晶体管105c的漏极与源极线S2连 接，并且其栅极与源极线S22连接。进而，p沟道晶体管105d的漏极与源 极线S3连接，并且其栅极与源极线S33连接。另外，向p沟道晶体管105a 105d的源极供给H电平的信号。
再有，在多根字线WL与后述的行译码器109之间设有用于对字线 WL的电位进行控制的字线控制电路106。字线控制电路106由4根源极 线S00 S33、与4根源极线S00 S33分别对应设置的多个2输入NAND 电路107a 107d构成。2输入NAND电路107a按照与第1源极线S00对 应的第1字线组GO所包含的(地址的低两位为(0、 0)的)各字线WL 逐一配置。再有，2输入NAND电路107b按照与第2源极线Sll对应的 第2字线组G1所包含的(地址的低两位为(0、 1)的)各字线WL逐一 配置。还有，2输入NAND电路107c按照与第3源极线S22对应的第3 字线组G2所包含的(地址的低两位为(1、 0)的)各字线WL逐一配置。 另外，2输入NAND电路107d按照与第4源极线S33对应的第4字线组 G3所包含的(地址的低两位为(1、 1)的)各字线WL逐一配置。
另外，与第1字线组G0对应的2输入NAND电路107a的一个输入 端子与源极线S00连接，并且与第2字线组Gl对应的2输入NAND电路 107b的一个输入端子与源极线S11连接。再有，与第3字线组G2对应的 2输入NAND电路107c的一个输入端子与源极线S22连接，并且第4字 线组G3对应的2输入NAND电路107d的一个输入端子与源极线S33连 接。此外，2输入NAND电路107a 107d的另一输入端子分别经由反相 电路而与行译码器109的对应的输出端子连接。再有，2输入NAND电路 107a 107d的输出端子分别与对应的字线WL连接。
而且，在选择了规定的字线WL的情况下，从行译码器109向源极线 S00 S33中的与包含所选择的字线WL的1个字线组(第三实施方式中 为G0)对应的源极线供给H电平的信号。另一方面，在选择了规定的字 线WL的情况下，从行译码器109向源极线S00 S33中的与未包含所选 择的字线WL的3个字线组(第三实施方式中为G1 G3)对应的源极线 供给L电平的信号。其中，向源极线S00 S33分别供给信号W0 W3。
再有，存储器单元阵列101的外部设有地址输入电路108、行译码器 109、列译码器110、数据判别电路111和输出电路112。地址输入电路108 具有响应于从外部输入规定的地址的动作，向行译码器109及列译码器 110供给地址数据的功能。
还有，列译码器110具有向与列译码器110连接的位线BL供给规定 电位的功能。具体是，列译码器110构成为根据从地址输入电路108供
给的地址数据来选择规定的位线BL、且向所选择的位线BL供给H电平 的信号，并且向非选择的位线BL供给L电平的信号。
进而，数据判别电路111具备对从所选择的存储器单元104读出的数 据(信号)的电位进行判别，并且将与该判别结果对应的信号输出到输出 电路112的功能。具体是，在所选择的存储器单元104所保持的数据为H 电平的情况下，从数据判别电路111向输出电路112供给L电平的信号， 并且在所选择的存储器单元104所保持的数据为L电平的情况下，从数据 判别电路lll向输出电路112供给H电平的信号。再有，输出电路112具 有根据数据判别电路lll的输出信号而向外部输出信号的功能。具体是， 在从数据判别电路111输出了 L电平的信号的情况下，向外部输出H电平 的信号，并且在从数据判别电路111输出了H电平的信号的情况下，向外 部输出L电平的信号。
再有，数据判别电路111包括4输入NAND电路113和读出放大器 U4a 114d。 4输入NAND电路113的输入端子与读出放大器U4a 114d 的输出端子连接，并且4输入NAND电路113的输出端子与输出电路112 连接。还有，读出放大器114a 114d的一个输入端子分别与源极线S00 S33连接，并且另一输入端子分别与源极线S0 S3连接。进而，读出放 大器114a 114d构成为在一个输入端子被供给了 L电平的信号的情况 下，将H电平的信号输出到4输入NAND电路113的输入端子，并且在 一个输入端子被输入了 H电平的信号的情况下，根据来自另一输入端子的 信号，向4输入NAND电路113的输入端子输出H或L电平的信号。
还有，如图7所示，在上述的存储器单元阵列101中，在p型的硅基 板121的上表面形成具有作为选择晶体管102的源极区域及漏极区域的功 能的n+型杂质区域121a及121b。其中，杂质区域121b还具有作为二极管 103的阴极的功能。再有，具有作为二极管103的阳极的功能的多个p型 杂质区域121c互相隔开规定间隔地形成于硅基板121的杂质区域121b的 内部。而且，上述的二极管103由杂质区域(阴极)121b和杂质区域(阳 极)121c构成。再有，杂质区域121a和后述的插头126相接的区域内形 成有n型的接触区域121d。在此，在第三实施方式中，构成为从配置于 多根位线BL的端部的位线BL下的二极管103的阴极到选择晶体管102
的源极/漏极区域的一方为止的杂质区域121b的距离，比从配置于多根位
线BL的中央部的位线BL下的二极管103的阴极到选择晶体管102的源 极/漏极区域的一方为止的杂质区域121b的距离还短。其中，从二极管103 的阴极到选择晶体管102的源极/漏极区域的一方为止的杂质区域121b的 距离越长，从阴极到选择晶体管102的源极/漏极区域的一方的电阻就越 大。
再有，在硅基板121上的杂质区域121a与杂质区域121b之间的区域 内，隔着栅极绝缘膜122而形成有栅电极123。进而，在栅极绝缘膜122 及栅电极123的侧面上形成有侧壁膜124。而且，选择晶体管102 (n沟道 晶体管102a及102b)由杂质区域(源极区域)121a及杂质区域(漏极区 域)121b、栅极绝缘膜122和栅电极123构成。
还有，在硅基板121上，以覆盖选择晶体管102的方式形成有第1层 的层间绝缘膜125。在该第1层的层间绝缘膜125的与杂质区域121a (选 择晶体管102的源极区域)及杂质区域121c (二极管103的阳极)对应的 区域上形成有接触孔125a。在第1层的层间绝缘膜125的接触孔125a内 埋入有插头126。而且，源极线(S0 S4)形成于第1层的层间绝缘膜125 上的与杂质区域121a (选择晶体管102的源极区域)对应的区域，并且经 由插头126而与杂质区域121a连接。再有，在第1层的层间绝缘膜125 上的与杂质区域121c (二极管103的阳极)对应的区域内形成有第1层连 接层127。
另外，在第1层的层间绝缘膜125上，以覆盖连接层127的方式形成 有第2层的层间绝缘膜128。再有，在第2层的层间绝缘膜128的与连接 层127对应的区域上形成有接触孔128a，并且在该接触孔128a内埋入有 插头129。还有，在第2层的层间绝缘膜128上的与插头129对应的区域 内形成有第2层连接层130。
进而，在第2层的层间绝缘膜128上以覆盖连接层130的方式形成有 第3层的层间绝缘膜131。此外，在第3层的层间绝缘膜131的规定区域 内形成有接触孔131a，并且在该接触孔131a内埋入有插头132。而且， 上述的多根位线BL互相隔开规定间隔地配置于第3层的层间绝缘膜131 上。另外，多根位线BL包括经由插头132而与第2层连接层130 (二
极管103的阳极)连接的位线BL;和未与第2层连接层130 (二极管103 的阳极)连接的位线BL。
如图6所示，字线WL以隔开规定间隔的方式设置有多根。再有，栅 电极123通过将字线WL的一部分弯曲而形成，并且在俯视情况下观察， 配置为沿相对于杂质区域121b的延伸方向而言倾斜的方向延伸。还有， 选择晶体管102a的栅电极123配置为与选择晶体管102a的形成区域中的 杂质区域121a交叉。进而，选择晶体管102b的栅电极123配置为与选择 晶体管102b的形成区域中的杂质区域121a交叉。
再有，如图6所示，多根位线BL的每一根的一端上经由金属布线141 而连接有用于驱动位线BL的晶体管142。其中晶体管142是本发明的"第 二晶体管"以及"开关元件"的一例。还有，位线BL与金属布线141经 由接触部143而电连接。另外，金属布线141与晶体管142的源极/漏极区 域的一方经由接触部144a电连接。此外，晶体管142的源极/漏极区域的 另一方经由接触部144b而与电源Vdd逢接。在此，在第三实施方式中， 晶体管142的栅极宽度W3构成为与驱动多根位线BL的配置于中央部 的位线BL的晶体管142的栅极宽度W3相比，驱动配置于端部的位线BL 的晶体管142的栅极宽度W3更小。由此，与栅极宽度W3减小的程度相 应地，驱动配置于端部的位线BL的晶体管142的驱动能力比驱动多根位 线BL的配置于中央部的位线BL的晶体管142的驱动能力要小。
还有，更具体的是，在第三实施方式中，晶体管142的栅极宽度W3 构成为随着从多根位线BL的配置于中央部的位线BL向配置于端部的 位线BL变化而逐渐减小。由此，位线BL的驱动能力构成为随着从配 置于中央部的位线BL向配置于端部的位线BL变化而逐渐减小。
进而，以与每一个晶体管142相相邻的方式设有晶体管146，其具有 与晶体管142的栅电极145通用的栅电极145。晶体管146的源极/漏极区 域的一方经由接触部147a而与金属布线141连接，并且晶体管146的源 极/漏极区域的另一方经由接触部147b而接地。
在第三实施方式中，如上所述，通过将位线BL的驱动能力构成为 在多根位线BL的端部使得位线BL的驱动能力减小、而在多根位线BL 的中央部则使得位线BL的驱动能力提高，从而即使在源极线与二极管103
的阴极之间的杂质区域121b的距离短、电阻小的情况下，通过减小位线 BL的驱动能力，也能抑制源极线中流过大的电流。由此，可以抑制消耗 电流(消耗功率)增加。再有，在从源极线的电位已经上升的状态开始而 接着访问了单元电流未流经的地址的情况下，由于可以抑制降低源极线的 电位至读出放大器114a 114d可以检测到电流未流经的电位为止所花费 的时间，因此可以抑制存储器单元104的存取时间变长。
还有，在第三实施方式中，如上所述，通过构成为随着从多根位线BL 的配置于中央部的位线BL向配置于端部的位线BL变化而使位线BL的驱 动能力逐渐减小，从而随着从源极线与二极管103的阴极之间的杂质区域 121b的距离长而电阻大的中央部向距离短而电阻小的端部变化而使位线 BL的驱动能力减小，由此可以縮小流经每根位线BL的电流的大小之差。 由此，作为整体而言，可以缩小流经存储器单元阵列101的单元电流的大 小之差。
进而，在第三实施方式中，如上所述，构成为使从多根位线BL的 配置于端部的位线BL下的二极管103的阴极到选择晶体管102的源极/ 漏极区域的一方为止的杂质区域121b的距离，比从多根位线BL的配置于 中央部的位线BL下的二极管103的阴极到选择晶体管102的源极/漏极区 域的一方为止的杂质区域121b的距离更短。由此，通过根据杂质区域121b 的距离而使电阻变化，从而从多根位线BL的配置于端部的位线BL流向 选择晶体管102的电流增大，并且从多根位线BL的配置于中央部的位线 BL流向选择晶体管102的电流减小。
再有，在第三实施方式中，如上所述，通过使晶体管142的栅极宽度 W3构成为与驱动多根位线BL的配置于中央部的位线BL的晶体管142 的栅极宽度W3相比，驱动配置于端部的位线BL的晶体管142的栅极宽 度W3更小，从而因为栅极宽度W3小的晶体管的电阻大，故可以容易地 使得驱动多根位线BL的配置于端部的位线BL的晶体管142的驱动能力 比驱动配置于中央部的位线BL的晶体管142的驱动能力还小。
还有，在第三实施方式中，如上所述，通过使得晶体管142的栅极宽 度W3构成为随着从多根位线BL的配置于中央部的位线BL向配置于 端部的位线BL变化而逐渐减小，从而电阻随着栅极宽度W3减小而增大，
因此随着从多根位线BL的配置于中央部的位线BL向配置于端部的位线 BL变化，可以使得晶体管142的驱动能力逐渐减小。
(第四实施方式)
如图8所示，在第四实施方式涉及的交叉点型的二极管ROM中，与 上述第三实施方式同样，多根位线BL的每一根的一端上经由金属布线141 而连接有晶体管142a。其中，与第三实施方式不同的是，晶体管142a的 栅极宽度W4在每个晶体管142a中都是相同的。另外，金属布线141与 晶体管142a经由接触部143而连接。
在此，在第四实施方式中，连接晶体管142a的源极/漏极的一方和金 属布线141的接触部144a的数量构成为与连接驱动多根位线BL中配置 于中央部的位线BL的晶体管142a的源极/漏极的一方和金属布线141的 接触部144a的数量相比，连接驱动配置于端部的位线BL的晶体管142a 的源极/漏极的一方和金属布线141的接触部144a的数量更少。
再有，更具体的是，构成为随着从多根位线BL中的配置于中央部 的位线BL向配置于端部的位线BL变化，连接晶体管142a的源极/漏极的 一方和金属布线41的接触部144a的数量逐渐减少。
还有，以与晶体管142a的每一个相邻的方式，设置具有共用的栅电极 145a的晶体管146。
另外，第四实施方式的其他构成与上述第三实施方式同样。
在第四实施方式中，如上所述，连接晶体管142a的源极/漏极的一方 和金属布线141的接触部144a的数量构成为与连接驱动多根位线BL的 配置于中央部的位线BL的晶体管142a的源极/漏极的一方和金属布线141 的接触部"4a的数量相比，连接驱动配置于端部的位线BL的晶体管142a 的源极/漏极的一方和金属布线141的接触部144a的数量更少。由此，因 为接触部144a的数量少其电阻就小，故可以容易地使得驱动多根位线BL 的配置于端部的位线BL的晶体管142a的驱动能力比配置于中央部的位线 BL的晶体管142a的驱动能力还小。
再有，在第四实施方式中，如上所述通过构成为随着从多根位线BL 中的配置于中央部的位线BL向配置于端部的位线BL变化，使连接晶体 管142a的源极/漏极的一方和金属布线141的接触部144a的数量逐渐减 少，从而随着从配置于中央部的位线BL向配置于端部的位线BL变化， 电阻逐渐增大。由此，随着从配置于中央部的位线BL向配置于端部的位 线BL变化，可以使得晶体管142a的驱动能力逐渐减小。
另外，第四实施方式的其他效果与上述第三实施方式同样。 另外，本次公开的实施方式在所有方面仅是例示，并不应被认为是限 定。本发明的范围是由技术方案的范围来表示的，而不是由上述的实施方 式的说明来表示，其中还包含与技术方案的范围均等的含义以及范围内的 全部变更。
例如，在上述第一 第四实施方式中，本发明适用于交叉点型的二极 管ROM，但本发明不限于此，也可以广泛应用于交叉点型的二极管ROM 以外的具备包含二极管的存储器单元的存储器。
再有，在上述第一 第四实施方式中，示出了分别通过改变与位线连 接的晶体管的栅极宽度及接触部的数量、从而改变与位线连接的晶体管的 电流驱动能力的例子，但本发明不限于此，通过按照每个晶体管来改变与 位线连接的晶体管的源极/漏极区域的杂质浓度，从而也可以改变与位线连 接的晶体管的电流驱动能力。还有，通过改变与位线连接的晶体管的源极 /漏极区域的注入杂质的区域的大小，从而也可以改变与位线连接的晶体管 的电流驱动能力。进而，也可以改变与位线连接的晶体管的栅极长度，还 可以在与位线连接的晶体管和位线之间设置电阻。
还有，在上述第一及第二实施方式中，示出了按照每8根位线配置连 接字线和杂质区域的插头及焊盘层，但本发明不限于此，也可以按照8根 以外的位线来配置连接字线和杂质区域的插头及焊盘层。
权利要求
1.一种存储器，包括多根字线；配置为与所述多根字线交叉的多根位线；分别配置在所述字线与所述位线交叉的位置上的多个存储器单元；和与所述位线连接的选择电路；所述选择电路的电流驱动能力根据所述位线所配置的位置而不同。
2. 根据权利要求1所述的存储器，其中，所述选择电路的电流驱动能力构成为与所述多根位线中的配置于中 央部的所述位线所连接的所述选择电路的电流驱动能力相比，配置于端部 的所述位线所连接的所述选择电路的电流驱动能力更小。
3. 根据权利要求2所述的存储器，其中，所述选择电路的电流驱动能力构成为随着从所述多根位线中的配置 于中央部的所述位线向配置于端部的所述位线变化，与所述位线连接的所 述选择电路的电流驱动能力逐渐减小。
4. 根据权利要求2所述的存储器，其中， 还包括杂质区域，其配置为沿所述字线延伸的方向延伸；和 第一金属布线，其按照规定的间隔对所述字线和所述杂质区域进行电 连接；所述位线在所述第一金属布线之间隔开规定间隔配置， 所述选择电路的电流驱动能力构成为与所述第一金属布线间配置的 多根位线中的配置于中央部的所述位线所连接的所述选择电路的电流驱 动能力相比，配置于端部的所述位线所连接的所述选择电路的电流驱动能 力更小。
5. 根据权利要求4所述的存储器，其中， 所述多个存储器单元分别包含二极管，所述杂质区域构成所述多个存储器单元所包含的多个所述二极管共 用的阴极。
6. 根据权利要求2所述的存储器，其中， 所述选择电路由晶体管构成，所述晶体管的栅极宽度构成为与所述多根位线中的配置于中央部的 所述位线所连接的所述晶体管的栅极宽度相比，配置于端部的所述位线所 连接的所述晶体管的栅极宽度更小。
7. 根据权利要求6所述的存储器，其中，所述晶体管的栅极宽度构成为随着从所述多根位线中的配置于中央 部的所述位线向配置于端部的所述位线变化，与所述位线连接的所述晶体 管的栅极宽度逐渐减小。
8. 根据权利要求2所述的存储器，其中，所述选择电路由晶体管构成，还包括连接所述晶体管的源极/漏极区域的一方和所述位线的第二金 属布线，对所述晶体管的源极/漏极区域的一方和所述第二金属布线进行电连接的接触部的数量构成为与对所述多根位线中的配置于中央部的所述位 线所连接的所述晶体管的源极/漏极区域的一方和所述第二金属布线进行 电连接的所述接触部的数量相比，对配置于端部的所述位线所连接的所述 晶体管的源极/漏极区域的一方和所述第二金属布线进行电连接的所述接 触部的数量更少。
9. 根据权利要求8所述的存储器，其中，对与所述位线连接的所述晶体管的源极/漏极区域的一方和所述第二金属布线进行电连接的所述接触部的数量构成为随着从所述多根位线中 的配置于中央部的所述位线向配置于端部的所述位线变化而逐渐减少。
10. —种存储器，包括 多根字线；多根位线，配置为与所述多根字线交叉；第一晶体管，其与所述多根字线的每一根连接，通过选择所对应的所 述字线而变为导通状态；多个存储器单元，分别包含阴极与所述第一晶体管的源极/漏极区域的 一方连接的二极管； 源极线，其与所述第一晶体管的源极/漏极区域的另一方连接；和 数据判别电路，其与所述源极线连接，用于对从选择出的所述存储器 单元读出的数据进行判别；所述位线的驱动能力根据所述位线所配置的位置而不同。
11. 根据权利要求10所述的存储器，其中， 所述多根位线配置为隔幵规定间隔地相邻，所述位线的驱动能力构成为与所述相邻地配置的多根位线中的配置 于中央部的所述位线的驱动能力相比，配置于端部的所述位线的驱动能力 更小。
12. 根据权利要求ll所述的存储器，其中，所述位线的驱动能力构成为随着从所述相邻地配置的多根位线中的 配置于中央部的所述位线向配置于端部的所述位线变化而逐渐减小。
13. 根据权利要求ll所述的存储器，其中，还包括杂质区域，其设置为与所述第一晶体管的源极/漏极区域的一方 相邻，并构成所述多个存储器单元各自包含的所述二极管的共用的阴极，从所述多根位线中的配置于端部的所述位线下的所述二极管的阴极到所述第一晶体管的源极/漏极区域的一方为止的所述杂质区域的距离，比从所述多根位线中的配置于中央部的所述位线的所述二极管的阴极到所 述第一晶体管的源极/漏极区域的一方为止的杂质区域的距离还短。
14. 根据权利要求11所述的存储器，其中，还包括第二晶体管，其配置于所述位线的一端并驱动所述位线， 所述第二晶体管的栅极宽度构成为与驱动隔开所述规定间隔而相邻 配置的多根位线中的配置于中央部的位线的所述第二晶体管的栅极宽度 相比，驱动配置于端部的所述位线的所述第二晶体管的栅极宽度更小。
15. 根据权利要求14所述的存储器，其中，所述第二晶体管的栅极宽度构成为随着从隔开所述规定间隔而相邻 配置的多根位线中的配置于中央部的所述位线向配置于端部的所述位线 变化，驱动每根所述位线的所述第二晶体管的栅极宽度逐渐减小。
16. 根据权利要求ll所述的存储器，其中， 还包括 第二晶体管，其配置于所述位线的一端并驱动所述位线；和 金属布线，其对所述第二晶体管的源极/漏极区域的一方和所述位线进行连接；对所述第二晶体管的源极/漏极区域的一方和所述金属布线进行电连 接的接触部的数量构成为对驱动隔开所述规定间隔而相邻配置的多根位 线中的配置于中央部的位线的所述第二晶体管的源极/漏极区域的一方和 所述金属布线进行电连接的所述接触部的数量相比，对驱动配置于端部的 所述位线的所述第二晶体管的源极/漏极区域的一方和所述金属布线进行 电连接的所述接触部的数量更少。
17. 根据权利要求16所述的存储器，其中，对所述第二晶体管的源极/漏极区域的一方和所述金属布线进行电连 接的所述接触部的数量构成为随着从隔开所述规定间隔而相邻配置的多 根位线的中央部向端部变化而逐渐减少。
18. —种存储器，包括 多根字线；配置为与所述多根字线交叉的多根位线；分别配置于所述字线与所述位线交叉的位置上的多个存储器单元；和与所述多根位线分别连接的多个开关元件；所述开关元件的驱动能力根据所述位线所配置的位置而不同。
全文摘要
本发明提供一种存储器，其构成为具备多根字线；配置为与多根字线交叉的多根位线；分别配置于字线与位线交叉的位置上的多个存储器单元；和与位线连接的选择电路；选择电路的电流驱动能力根据位线所配置的位置的不同而不同。
文档编号H01L27/112GK101359510SQ20081013015
公开日2009年2月4日 申请日期2008年7月30日 优先权日2007年7月31日
发明者山田光一 申请人:三洋电机株式会社