专利名称：存储器的制作方法
技术领域：
本发明涉及存储器，特别是涉及掩模ROM等的存储器。
背景技术：
以往，作为存储器的一个例子，公知掩模ROM(例如，参照专利文献1)。
图8是表示以往接触方式的掩模ROM的构成的平面布置图。参照图8，在以往的接触方式的掩模ROM中，配置为多条字线101和多条位线102互相正交。另外，在与多条字线101和多条位线102交点对应的位置上，分别配置有由一个晶体管103组成的存储器单元104。另外，字线101隔着晶体管103的栅极绝缘膜(未图示)而形成在基板(未图示)上。另外，字线101，还可以作为晶体管103的栅电极而起作用。另外，在位于各存储器单元104的形成区域的基板(未图示)表面上，形成为作为晶体管103的源/漏区起作用的1对杂质区域105及106夹持字线101下的区域。
另外，在作为晶体管103的源/漏区的一方而起作用的杂质区域105上，以沿字线101延伸的方向延伸的方式设有源极线(GND线)107。该源极线107和杂质区域105，经由插头108连接。由此，向杂质区域105提供接地电位(GND)。另外，在以往的掩模ROM中，通过作为晶体管103的源/漏区的另一方起作用的杂质区域106是否连接有位线102，来区分包括该晶体管103的存储器单元104的数据是「0」或「1」。
然而，在图8所示的以往的掩模ROM中，由于在每个存储器单元104内设置一个晶体管103，因此存在存储器单元尺寸变大的问题。
专利文献1特开平5-275656号公报
发明内容
本发明就是为了解决上述课题而进行的，本发明的一个目的是提供一种可缩小存储器单元尺寸的存储器。
为了达到上述目的，本发明的一个方面的存储器，具备包括二极管的多个存储器单元；多根位线；第一杂质区域，其与位线交叉的配置，并作为包含在存储器单元内的二极管的一方电极及字线而起作用。另外，将第一杂质区域按照由规定数的位线构成的多条位线组的每一个进行分割。
在该方面的存储器中，如上所述通过构成为存储器单元包含二极管，从而如果将包含在存储器单元内的二极管排列为矩阵状(交叉点状)，则可形成交叉点型的存储器单元阵列。在这种情况下，由于一个存储器单元包含一个二极管，所以与一个存储器单元包含一个晶体管相比，可使存储器单元尺寸变小。另外，通过将作为字线起作用的第一杂质区域，按由规定数的位线形成的位线组的每一个进行分割，可以抑制因第一杂质区域长度增加所导致的字线电阻增大，所以可抑制字线的下降(上升)速度的降低。
在上述一个方面的存储器中，优选将多个存储器单元分别配置在分割后的第一杂质区域和多根位线的交点上，通过规定位线组中含有的规定数的位线与对应于规定位线组的第一杂质区域的交点上配置的存储器单元构成存储器单元块，当对所选择的存储器单元进行存取时，向第一杂质区域供给第一电位，该第一杂质区域对应于包含所述所选择的存储器单元的所述存储器单元块中的所述所选择的存储器单元，与此同时向对应于包含所述所选择的存储器单元的所述存储器单元块中的所述所选择的存储器单元的第一杂质区域以外的第一杂质区域供给第二电位。如果这样构成，则例如，在第一杂质区域作为存储器单元的二极管的阴极而起作用，与此同时，作为第一电位，向对应于包含所选择的存储器单元的存储器单元块中所选择的存储器单元的第一杂质区域供给L电平的电位，而且作为第二电位向包含所选择的存储器单元的存储器单元块中所选择的存储器单元的第一杂质区域以外的、非选择的第一杂质区域供给H电平的电位的状态下，通过向所选择的存储器单元对应的位线施加H电平的电位，从而可使包含所选择的存储器单元的存储器单元块中含有的连接选择位线的非选择的存储器单元的二极管的阴极与位线之间实际上没有电流流动。由此，在所选择的存储器单元的二极管的阳极与位线未连接的情况下，可以防止直到连接在选择位线上的非选择的所有存储器单元的电流流动结束为止不能辨别所选择的存储器单元的数据的问题发生。其结果，可缩短数据读出的时间。
在这种情况下，优选还具备选择晶体管，其按照每个所述被分割为多个的第一杂质区域进行设置，用于选择所述第一杂质区域并向其供给所述第一电位或所述第二电位，该第一杂质区域对应于包含所述被选择的存储器单元的存储器单元块；第一杂质区域，作为选择晶体管的源/漏区的一方而起作用。如果这样构成，则通过选择晶体管，可以很容易地选择对应于包含所存取的存储器单元的存储器单元块的第一杂质区域并供给第一电位或第二电位。另外，通过使第一杂质区域也作为选择晶体管的源/漏区的一方而起作用，就不需要另外形成选择晶体管的源/漏区的一方，所以可简化构成存储器的布局。
在包含上述选择晶体管的构成中，优选包括作为选择晶体管的源/漏区的另一方起作用的第二杂质区域；与第二杂质区域连接，并当对存储器单元进行存取时供给第一电位或第二电位的配线。如果这样构成，当存取存储器单元时如果使选择晶体管处于导通状态，就经由作为选择晶体管的源/漏区的另一方的第二杂质区域及选择晶体管的沟道区域从配线向第一杂质区域供给第一电位或第二电位，所以在存取存储器单元时，可以很容易选择包含所选择的存储器单元的存储器单元块对应的第一杂质区域并供给第一电位或第二电位。
在包含作为上述选择晶体管的源/漏区的另一方起作用的第二杂质区域的构成中，优选选择晶体管包含用于分别选择邻接的2个第一杂质区域的第一选择晶体管及第二选择晶体管，第一选择晶体管和第二选择晶体管共有第二杂质区域。如果这样构成，就可以将第二杂质区域作为第一选择晶体管和第二选择晶体管共同的源/漏区的另一方使用，所以就没有必要单独形成第一选择晶体管和第二选择晶体管的源/漏区的另一方了。因此，也可简化构成存储器的布局。
在包含上述第一选择晶体管及第二选择晶体管的构成中，优选还具备第一栅极线，其被设置为沿与第一杂质区域延伸方向交叉的方向延伸，并作为与规定的存储器单元块对应而设置的多个第一选择晶体管的共同的栅电极而起作用；第二栅极线，其被设置为沿与第一杂质区域延伸方向交叉的方向延伸，并作为与规定存储器单元块邻接的存储器单元块相对应而设置的多个第二选择晶体管的共同栅电极而起作用；通过向第一栅极线或第二栅极线提供块选择信号，使对应的第一选择晶体管或第二选择晶体管成为导通状态，从而激活对应的存储器单元块。如果这样构成，则通过向第一栅极线或第二栅极线提供块选择信号，从而可以很容易地只激活包含所选择的存储器单元的存储器单元块。另外，通过将第一栅极线及第二栅极线分别设置成对多个第一选择晶体管及多个第二选择晶体管来说共用，当存取存储器单元时，通过向第一栅极线或第二栅极线提供块选择信号，可使多个第一选择晶体管或多个第二选择晶体管同时处于导通状态。由此，因为不需要个别使多个第一选择晶体管或多个第二选择晶体管处于导通状态，所以可简化多个第一选择晶体管或多个第二选择晶体管的控制。
图1是表示本发明的一个实施方式的二极管ROM的构成的电路图。
图2是表示图1所示的一个实施方式的二极管ROM的存储器单元阵列结构的平面布置图。
图3是表示图2所示的一个实施方式的二极管ROM的存储器单元阵列沿100-100线的剖面图。
图4是用于说明图1所示的一个实施方式的二极管ROM的预译码电路、列译码器、读出放大器及输出电路的构成的框图。
图5是表示图4所示的一个实施方式的列译码器、读出放大器及输出电路的电路结构的电路图。
图6是表示图4所示的一个实施方式的预译码电路的电路结构的电路图。
图7是表示图4所示的一个实施方式的预译码电路的电路结构的电路图。
图8是表示以往的一个例子的掩模ROM构成的平面布置图。
图中8-全局字线(配线)，9-位线，10-字线，11-二极管，12-存储器单元，13-位线组，13a-存储器单元块，14-位线选择晶体管(选择晶体管、第一选择晶体管)，15-位线选择晶体管(选择晶体管、第二选择晶体管)，16-栅极线(第一栅极线)，17-栅极线(第二栅极线)，21-n型杂质区域(第一杂质区域)，23-杂质区域(第二杂质区域)。
具体实施例方式
下面根据附图对本发明的实施方式进行说明。另外，在以下实施方式的说明中，作为本发明的存储器的一个例子，对利用二极管矩阵的掩模ROM(以下称二极管ROM)进行说明。
图1是表示本发明的一个实施方式的二极管ROM构成的电路图。首先，参照图1，对本发明的一个实施方式的二极管ROM的整体构成进行说明。
本实施方式的二极管ROM，如图1所示，设有预译码电路1、行译码器2、列译码器3、读出放大器4、输出电路5、存储器单元阵列6。预译码电路1构成为通过从外部输入地址信号和地址启用(address enable(AE))信号，从而向行译码器2、列译码器3及读出放大器4输出用于选择规定地址的预译码信号。
另外，行译码器2，连接有与后述的字线10相连的多根(1024根)全局字线8。另外，该全局字线8，是本发明的「配线」的一例。然后，行译码器2，选择与从预译码电路1的输入的预译码信号所表示的地址对应的全局字线8。这时，行译码器2构成为在向所选择的全局字线8供给L电平的电位的同时，向未选择的全局字线8供给H电平的电位。另外，列译码器3连接着多根(2048根)位线(BL)9。列译码器3构成为在选择与从预译码电路1输入的预译码信号所表示的地址对应的位线9的同时，使该选择的位线9和读出放大器4相连。另外，列译码器3还具有以下功能根据从预译码电路1输入预译码信号，选择与所输入的预译码信号对应的后述被分割的字线10。另外，读出放大器4构成为通过列译码器3辨别所选择的位线9的电位并放大之后，当所选择的位线9的电位为L电平时输出H电平的信号，并且当所选择的位线9的电位为H电平时输出L电平的信号。另外，输出电路5，通过输入来自读出放大器4的信号，而将对应于所输入信号的信号Dout向外部输出。
在存储器单元阵列6中，多根位线(BL)9和多根字线(WL)10被设为互相正交。另外，在与多根位线9与多根字线10的交点对应的位置上，分别配置有由一个二极管11组成的存储器单元12。由此，存储器单元阵列6，具有存储器单元12配置为矩阵状的交叉点型的构成。另外，构成为各存储器单元12的数据，经由对应的位线9及列译码器3而被读出到读出放大器4。另外，在存储器单元阵列6中，设有包含阳极与位线9连接的二极管11的存储器单元12；包含阳极未与位线9连接的二极管11的存储器单元12。根据二极管11的阳极有无连接该位线9，而将存储器单元12所保持的数据区分为「0」或「1」。
另外，存储器单元阵列6，通过32根位线9构成一个位线组13。在存储器单元阵列6中，设置64个该位线组13。另外，字线10被设置为沿与连接行译码器2的全局字线8的延伸方向延伸。另外，字线10，按照每个与一个位线组13对应的区域被分割。由此，在一根被分割的字线10上，交叉有32条位线9，并且在一根被分割的字线10和32条位线9的交点上配置有32个存储器单元12(二极管11)。另外，通过配置于一个位线组13中含有的32根位线9、和与该位线组13对应的1024根被分割的字线10的交点上的32768个(＝32×1024)存储器单元12，构成一个存储器单元块13a。
另外，在分割的字线10的两端，设有用于选择各字线10的一对字线选择晶体管14及15。另外，与规定的字线10对应的一对字线选择晶体管14及15是本发明的「选择晶体管」及「第一选择晶体管」的一个例子，与该规定字线10邻接的字线10所对应的字线选择晶体管14及15是本发明的「选择晶体管」和「第二选择晶体管」的一个例子。另外，在分割的字线10的一端上，连接字线选择晶体管14的源/漏区的一方，与此同时另一端连接字线选择晶体管15的源/漏区的一方。另外，在沿着字线10的延伸方向邻接的2根被分割的字线10之间设置的字线选择晶体管14的源/漏区的另一方和字线选择晶体管15的源/漏区的另一方互相连接。这样沿着字线10的延伸方向邻接的2根被分割的字线10，经由字线选择晶体管14及15而连接。另外，该字线选择晶体管14及15设置为分别夹持对应一个存储器单元块13a而设置的1024根被分割的字线10。由此，对应一个存储器单元块13a而设置1024个字线选择晶体管14和1024个字线选择晶体管15。
另外，与一个存储器单元块13a对应设置的1024个字线选择晶体管14的栅电极和1024个字线选择晶体管15的栅电极分别连接1根栅极线16及1根栅极线17。另外，规定的存储器单元块13a中的栅极线16及17，是本发明的「第一栅极线」的一个例子，与该规定的存储器单元块13a邻接的存储器单元块13a的栅极线16及17，是本发明的「第二栅极线」的一个例子。另外，栅极线16及17，设置为沿着位线9的延伸方向，并且连接列译码器(column decoder)3。再有，字线选择晶体管14及15互相连接的源/漏区的另一方连接有与行译码器(row decoder)2相连的全局字线(global word line)8。由此，构成为由行译码器2供给的H电平或L电平的电位，经由全局字线8向字线选择晶体管14及15互相连接的源/漏区的另一方供给。
图2是表示图1所示的一个实施方式的二极管ROM的存储器单元阵列构造的平面布置图。图3是表示图2所示的一个实施方式的二极管ROM的存储器单元阵列沿100-100线的剖面图。接着，参照图1～图3，对本实施方式的二极管ROM的存储器单元阵列结构进行说明。
在本实施方式的存储器单元阵列6中，如图2及图3所示，在p型硅基板20的上表面设有多个n型杂质区域21。这多个n型杂质区域21沿着n型杂质区域21的延伸方向隔开规定间隔地设置，与此同时，沿着与n型杂质区域21的延伸方向正交的方向隔开规定间隔地设置。另外，该n型杂质区域21是本发明的「第一杂质区域」的一个例子。再有，n型杂质区域21，如图3所示，由n型的低浓度杂质区域21a、与比杂质区域21a还要深地形成的n型杂质区域21b构成。还有，杂质区域21b具有比杂质区域21a稍高的n型的杂质浓度。另外，多个n型杂质区域21分别作为上述被分割的字线10起作用。
另外，在一个n型杂质区域21内，32个p型杂质区域22隔开规定间隔地形成。然后，通过一个p型杂质区域22和n型杂质区域21，形成二极管11。由此，n型杂质区域21，还作为32个二极管11的共用阴极而起作用。另外，p型杂质区域22，作为二极管11的阳极而起作用。
另外，n型杂质区域21，还作为字线选择晶体管14及15的源/漏区的一方而起作用。而且，在本实施方式中，如图2及图3所示，n型杂质区域21在与字线选择晶体管14及15的形成区域对应的位置被分割。另外，在沿着n型杂质区域21的延伸方向邻接的2个n型杂质区域21之间的规定区域内，形成作为字线选择晶体管14及15的源/漏区的另一方而起作用的杂质区域23。另外，杂质区域23是本发明的「第二杂质区域」的一个例子。另外，杂质区域23，由对应规定的n型杂质区域21而设置的字线选择晶体管14、对应沿着n型杂质区域21的延伸方向、与该规定的n型杂质区域21邻接的其他n型杂质区域21而设置的字线选择晶体管15共有。
另外，杂质区域23包含n型低浓度杂质区域23a和n型高浓度杂质区域23b。另外，n型低浓度杂质区域23a，形成于距离p型硅基板20的表面比较浅的区域，另一方面n型高浓度杂质区域23b，形成到比n型低浓度杂质区域23a还深的区域。由此，杂质区域23具有由n型低浓度杂质区域23a和n型高浓度杂质区域23b形成的LDD(Lightly Doped Drain)结构。另外，在杂质区域23内，在n型低浓度杂质区域23a和n型高浓度杂质区域23b内形成n型接触区域23c。这个n型接触区域23c是为了降低后述第一层的插头(plug)31与杂质区域23连接时的接触电阻而设置的。另外，杂质区域23的n型低浓度杂质区域23a、与n型杂质区域21的杂质区域21a，有着同样的杂质浓度。另外，杂质区域23的n型高浓度杂质区域23b有着比n型杂质区域21的杂质区域21b的杂质浓度还高的杂质浓度另外，在p型硅基板20的n型杂质区域21和杂质区域23之间的字线选择晶体管14的沟道区域24上，隔着栅极绝缘膜25而形成有由多晶硅构成的栅极线16。另外，在p型硅基板20的n型杂质区域21和杂质区域23之间的字线选择晶体管15的沟道区域26上，隔着栅极绝缘膜27而形成有由多晶硅构成的栅极线17。再有，栅极线16及17，如图2所示，形成为向与n型杂质区域21的延伸方向正交的方向延伸。
进而，在栅极线16及17的两侧，如图3所示，分别设有由绝缘膜形成的侧壁隔板(side wall spacer)28。另外，在p型硅基板20的山表面上，以覆盖栅极线16及17以及侧壁隔板28的方式，设有第一层层间绝缘膜29。在该第一层层间绝缘膜29的与p型杂质区域22及n型接触区域23c9对应的区域，设有接触孔30。这样，在与p型杂质区域22及n型接触区域23c对应的位置设置接触孔30，是由于p型杂质区域22及n型接触区域23c是经由接触孔30向p型硅基板2进行离子注入而形成的。另外，在接触孔30内，嵌入由W(钨)形成的第一层插头31。由此，插头31与p型杂质区域22及n型接触区域23c连接。
另外，在第一层层间绝缘膜29上，以连接第一层插头31的方式，设有由Al形成的第一层焊盘层32。另外，在第一层层间绝缘膜29上，以覆盖第一层焊盘层32的方式设有第二层层间绝缘膜33。在该第二层层间绝缘膜33的与第一层焊盘层32对应的区域，形成接触孔34。在该接触孔34内嵌入由W形成的第二层插头35。
另外，在第二层层间绝缘膜33上，设有由Al形成的多根位线9及第二层焊盘层36。多根位线9被设置为沿与n型杂质区域21的延伸方向正交的方向延伸。另外，设置为各位线9连接与p型杂质区域22(二极管11的阳极)相连的第二层插头35。另外，第二层插头35，设置在与规定的p型杂质区域22(二极管11的阳极)相连的第一层焊盘层32和位线9之间，另一方面在与其以外的p型杂质区域22(二极管11的阳极)相连的第一层焊盘层32和位线9之间不设置。由此，由阳极连接位线9的二极管11和阳极不连接位线9的二极管11构成。也就是说，在本实施方式中，根据在第二层层间绝缘膜33上是否设置接触孔34，将分别包含对应的二极管11的存储器单元12(参照图1)的数据区分为「0」或「1」。另外，设置为第二层焊盘层36连接第二层插头35。
另外，在第二层层间绝缘膜33上，以覆盖位线9及第二层焊盘层36的方式设置第三层层间绝缘膜37。在该第三层的层间绝缘膜37的与n型接触区域23c相连的第二层焊盘层36所对应的区域内，在设有接触孔38的同时，在该接触孔38中嵌入由W形成的第三层插头39。由此，第三层插头39和与n型接触区域23c相连的第二层焊盘层36连接。在第三层层间绝缘膜37的与n型杂质区域21对应的区域山，由Al形成的多根全局字线8隔开规定的间隔设置。另外，多根全局字线8形成为沿着n型杂质区域21的延伸方向延伸。另外，全局字线8，连接第三层插头39。由此，全局字线8，经由第一层插头31、第一层焊盘层32、第二层插头35、第二层焊盘层36及第三层插头39，连接作为字线选择晶体管14及15的源/漏区而起作用的杂质区域23。
图4是用于说明图1所示的一个实施方式的二极管ROM的预译码电路、列译码器、读出放大器及输出电路构成的框图。图5是表示图4所示的一个实施方式的列译码器、读出放大器及输出电路的电路结构的电路图。图6及图7是表示图4所示的一个实施方式的预译码电路的电路结构的电路图。接着，参照图4～图7，对本发明的一个实施方式的二极管ROM的预译码电路、列译码器、读出放大器及输出电路的详细构成进行说明。
在本实施方式的二极管ROM中，如图4所示，在128根位线的每根山设置一个输出电路5，共设有16个输出电路5。另外，构成为经由128根位线读出的数据，分别经由列译码器3及读出放大器4，向所对应的输出电路5输入。而且，构成为从各输出电路5输入与所输入数据对应的输出信号Dout0～Dout15。另外，在本实施方式中，由对输出信号Dout～Dout15进行输出的16个列译码器3、读出放大器4及输出电路5构成的电路部，分别具有图5所示的电路结构。
具体来说，列译码器3，如图5所示，由多个位线选择晶体管41、4个字线选择电路部42构成。位线选择晶体管41由p沟道晶体管构成。另外，位线选择晶体管41，在源/漏区的一方连接位线9的同时，另一方连接读出放大器4。另外，经由位线选择晶体管41，16根位线9连接一个读出放大器4。
再有，向连接于16根位线9的16个位线选择晶体管41的栅极，分别输入来自后述预译码电路1的16个电路部的预译码信号。由此，构成为在16个位线选择晶体管41的任意一个成为导通状态的同时，其余的15个位线选择晶体管41保持截止状态。而且，构成为选择连接成为导通状态的位线选择晶体管41的位线9，并与读出放大器4进行电连接的同时，连接保持截止状态的位线选择晶体管41的位线9不与读出放大器4进行电连接。
另外，读出放大器4，对应于128根位线9而设置8个。这8个读出放大器4分别连接有上述16根位线9。另外，构成为8个读出放大器4中的4个读出放大器4的输出，在输入到一个4输入与NAND电路45a的同时，其余的4个读出放大器4的输出向另一个4输入NAND电路45b输入。另外，构成为2个4输入NAND电路45a及45b的输出，被输入到一个NOR电路46的同时，这个NOR电路46的输出被输入到一个输出电路5。
另外，字线选择电路部42，是为了选择从预译码电路部1输入的预译码信号所对应的地址的字线10而设置的。另外，字线选择电路部42，按照每个由32根位线9组成的位线组13(参照图1)而设置。该字线选择电路部42，具有1级变换器电路43和1级NOR电路44串联连接的电路结构。构成为变换器电路43的输出被输入到按照每个位线组13(参照图1)而设置的一对栅极线16及17。另外，从后述的预译码电路1的电路部向NOR电路44输入预译码信号。另外，向该NOR电路44输入与输入到上述读出放大器41的预译码信号相同的信号。即，向规定字线选择电路部42的NOR电路44一方的输入，输入与读出放大器4相同的预译码信号，该读出放大器4连接于该字线选择电路部42应选择的字线10所对应的16根位线9。另外，向规定字线选择电路部42的NOR电路44的另一方输入，输入与读出放大器4相同的预译码信号，该读出放大器4连接该字线选择电路部42应选择的字线10所对应的其余的16根位线9。
另外，预译码电路1，由图6所示的向位线选择晶体管41(参照图5)供给预译码信号用的电路部分、图7所示的向读出放大器4(参照图5)供给预译码信号用的电路部分、向行译码器2供给信号的行地址预译码电路(未图示)构成。预译码电路1的用于向位线选择晶体管41(参照图5)供给预译码信号的电路部分，如图6所示，由输出预译码信号的16个电路部47构成。该电路部47，具有一个5输入NAND电路48及2级变换器电路49和50串联连接的电路结构。
另外，向5输入NAND电路48输入地址启用信号AE、列地址信号CA0及反相列地址信号/CA0的任意一方、列地址信号CA1及反相列地址信号/CA1的任意一方、列地址信号CA2及反相列地址信号/CA2的任意一方、列地址信号CA3及反相列地址信号/CA3的任意一方。另外，列地址信号CA0～CA3及反相列地址信号/CA0～/CA3，根据从外部输入的地址信号，通过未图示的地址输入电路生成。
然后，构成为通过输入到5输入NAND电路48的上述5个信号(AE、CA0或/CA0、CA1或/CA1、CA2或/CA2、CA3或/CA3)的组合，从16个电路部47内的任意一个电路部47的5输入NAND电路48输出L电平的信号，与此同时，从其余的电路部47的5输入NAND电路48输出H电平的信号。即，构成为当输入到5输入NAND电路48的5个信号全部为H电平时，就从5输入NAND电路48输出L电平的信号，而当输入到5NAND电路48的5个信号的至少一个为L电平时，从5输入NAND电路48输出H电平的信号。另外，构成为一旦从5输入NAND电路48输出L电平的信号，就经由2级变换器电路49及50输出L电平的预译码信号。另一方面，构成为一旦从5输入NAND电路48输出H电平的信号，就经由2级变换器电路49及50输出H电平的预译码信号。这样，构成为从16个电路部47内的任意一个电路部47输出L电平的预译码信号，与此同时，从其余的15个电路部47输出H电平的预译码信号。
另外，用于向读出放大器4(参照图5)供给预译码信号的电路部分，如图7所示，由输出预译码信号的8个电路部51构成。该电路部51具有1级4输入NAND电路52和1级变换器电路53串联连接的电路结构。另外，向4输入NAND电路52输入地址启用信号AE；列地址信号CA4及反相列地址信号/CA4的任意一方；列地址信号CA5及反相列地址信号/CA5的任意一方；列地址信号CA6及反相列地址信号/CA6的任意一方。另外，列地址信号CA4～CA6及反相列地址信号/CA4～/CA6，根据从外部输入的地址信号并通过未图示的地址输入电路生成。
另外，构成为通过输入到4NAND电路52的上述的4个信号(AE、CA4或/CA4、CA5或/CA5、CA6或/CA6)的组合，从8个电路部51内的任意一个电路部51的4输入NAND电路52输出L电平的信号，与此同时，从其余的电路部51的4输入NAND电路52输出H电平的信号。即，构成为当输入到4NAND电路52的4个信号全部为H电平时，就从4输入NAND电路52输出L电平的信号，另一方面当输入到4输入NAND电路52的4个信号的至少一个为L电平时，就从4输入NAND电路52输出H电平的信号。另外，构成为一旦从4输入NAND电路52输出H电平的信号，就经由变换器电路53输出L电平的预译码信号。另一方面，构成为一旦从4输入NAND电路52输出L电平的信号，就经由变换器电路53输出H电平的预译码信号。这样，构成为从8个电路部51内的任意一个电路部51输出H电平的预译码信号，与此同时从其余的7个电路部51输出L电平的预译码信号。
下面，参照图1、图2及图5，对本发明的一个实施方式的二极管ROM的数据读出动作进行说明。另外，在以下读出动作的说明中，针对图5所示连接128根位线的列译码器、读出放大器及输出电路中的读出动作进行说明。
在本实施方式中，首先通过从外部输入地址启用信号及地址信号，而从预译码电路1(参照图1)向行译码器2、列译码器3及读出放大器4输入预译码信号。由此，通过行译码器2向对应于预译码信号的行地址的全局字线8供给L电平的电位，与此同时向其以外的全局字线8供给H电平的电位。另外，从对应于预译码信号的列译码器3(参照图5)的4个字线选择电路部42内的一个字线选择电路部42将H电平的块选择信号输入到栅极线16及17，与此同时从其余的3个字线选择电路部42将L电平的块选择信号输入到栅极线16及17。由此，与被输入了H电平的块选择信号的栅极线16及17相连的位线选择晶体管14及15成为导通状态，与此同时，与被输入了L电平的块选择信号的栅极线16及17相连的位线选择晶体管14及15成为截止状态。然后，经由成为导通状态的位线选择晶体管14及15，由行译码器2供给的H电平或L电平的电位被供给到所分割的字线10，另一方面经由成为截止状态的位线选择晶体管14及15不向被分割的字线10供给电位。
例如，当选择包括图1所示的关注单元的存储器单元块13a时，只有对应这个存储器单元块13a的位线选择晶体管14及15成为导通状态，与此同时，其他的位线选择晶体管14及15成为截止状态。由此，在向包括关注单元的存储器单元块13a所对应的被分割的字线10供给H电平或L电平的电位的同时，不向其以外的存储器单元块13a所对应的被分割的字线10供给电位。然后，关注单元所对应的选定的字线10的电位，下降到L电平的同时，在包含关注单元存储器单元块13a所对应的被分割的字线10内、非选择的字线10的电位上升到H电平。另外，被分割的字线10，与作为二极管11的阴极而起作用的n型杂质区域21(参照图2)共用，所以作为关注单元的二极管11的阴极的n型杂质区域21的电位，下降到L电平的同时，在包含关注单元的存储器单元块13a所度应的n型杂质区域21内、非选择的n型杂质区域21的电位上升到H电平。另外，若经由位线选择晶体管14及15而向包含关注单元的存储器单元块13a所对应的n型杂质区域21(字线10)内的非选择的n型杂质区域21(字线10)提供作为H电平电位的电位Vcc，则从该电位Vcc中减去位线选择晶体管14及15的阈值电压Vt的电位施加到n型杂质区域21(字线10)。即，向包含关注单元的存储器单元块13a所对应的n型杂质区域21(字线10)内的非选择的n型杂质区域21(字线10)上施加电位Vcc-Vt。
然后，向图5所示连接各16根位线9的列译码器3的16个位线选择晶体管41内的一个位线选择晶体管41的栅极输入L电平的预译码信号的同时，向其余的15个位线选择晶体管41的栅极输入H电平的行预译码信号。由此，被输入了L电平的预译码信号的一个位线选择晶体管41成为导通状态，与此同时，被输入了H电平的预译码信号的15个位线选择晶体管41成为截止状态。然后，经由成为导通状态的位线选择晶体管41而对位线9和读出放大器4进行电连接的同时，连接截止状态的位线选择晶体管41的位线9，不与读出放大器4进行电连接。另外，由于按照16个位线选择晶体管41的每个使一个位线选择晶体管41成为导通状态，经由位线选择晶体管41而分别连接图5所示的8个读出放大器4的16根位线9内、连接处于导通状态的位线选择晶体管41的每根位线9向8个读出放大器4分别进行电连接。
另外，从预译码电路1(参照图1)向8个读出放大器4中的一个读出放大器4输入H电平的预译码信号，与此同时从预译码电路1(参照图1)向其余的7个读出放大器41输入L电平的预译码信号。由此，激活被输入了H电平的预译码信号的一个读出放大器4，与此同时被输入了L电平的预译码信号的7个读出放大器4成为未激活的状态。然后，未激活的7个读出放大器4的输入处于开路(open)状态的同时，这7个读出放大器4的输出成为H电平。另外，向激活的一个读出放大器4，输入经由电连接的位线9而选择的存储器单元12的数据所对应的数据信号。另外，读出放大器4是电流读出型的读出放大器。因此，当没有电流从激活的一个读出放大器4向位线9流动时，就输出放大了数据信号的H电平的信号。另一方面，当有电流从激活的一个读出放大器4向位线9流动时，就输出放大了数据信号的L电平的信号。
然后，例如，向2个4输入NAND电路45a及45b中一方的4输入NAND电路45a输出激活的一个读出放大器4及未激活的3个读出放大器4的输出，与此同时向另一方的4输入NAND电路45b输入未激活的4个读出放大器4的输出。由此，一方的4输入NAND电路45a的输出就由来自激活的一个读出放大器4的信号是H电平或L电平来决定。即，当从激活的一个读出放大器4向4输入NAND电路45a输入H电平的信号时，由于从未激活的3个读出放大器4向该4输入NAND电路45a输入H电平的信号，所以就从4输入NAND电路45a输出L电平的信号。另外，当从激活的一个读出放大器4向4输入NAND电路45a输入L电平的信号时，由于从未激活的3个读出放大器4向该个4输入NAND电路45a输入H电平的信号，所以就从4输入NAND电路45a输出H电平的信号。
接着，从4输入NAND电路45a及45b输出的信号，被输入到NOR电路46。这时，一旦从一方的4输入NAND电路45a向NOR电路46输入L电平的信号，与此同时从另一方的4输入NAND电路45b输入L电平的信号，就从NOR电路46输出H电平的信号。另外，一旦从一方的4输入NAND电路45a向NOR电路46输入H电平的信号，与此同时向另一方的4输入NAND电路45b输入L电平的信号，就从NOR电路46输出L电平的信号。然后，从NOR电路46输出的信号经由输出电路5向外部输出。
在本实施方式中，如上所述，通过将包含二极管11的存储器单元12排列成矩阵状(交叉点状)，形成交叉点型的存储器单元阵列6，因为一个存储器单元12包含一个二极管11，所以与一个存储器单元12包含一个晶体管相比，可缩小存储器单元尺寸。
另外，在本实施方式中，通过将作为位线10起作用的n型杂质区域21，按照每个由32根位线9组成的位线组13进行分割，从而可以抑制因n型杂质区域21的长度增加而导致的全局字线8的容量增大，所以可抑制全局字线8的下降(上升)速度的降低。
另外，在本实施方式中，当对所选择的存储器单元12进行存取时，由于向包含所选择的存储器单元12的存储器单元块13a内所选择的存储器单元12对应的字线10供给L电平的电位，与此同时向包含所选择的存储器单元12的存储器单元块13a内所选择的存储器单元12对应的字线10以外的字线10供给H电平的电位，所以在包含所选择的存储器单元12的存储器单元块13a中含有的连接选择位线9的非选择的存储器单元12的二极管11的阴极与位线9之间实际上没有电流流动。由此就可以抑制当所选择的存储器单元12的二极管11的阳极与选择位线9未连接时，直到连接选择位线9的所有非选择的存储器单元12的电流流动结束为止都不能辨别所选择的存储器单元12的数据的问题。因此，可缩短数据的读出时间。
另外，在本实施方式中，通过使n型杂质区域21作为位线选择晶体管14及15的源/漏区的一方起作用，可不需要另外形成位线选择晶体管14及15的源/漏区域的一方，所以可简化构成二极管ROM的布置。
另外，在本实施方式中，通过使位线选择晶体管14和位线选择晶体管15共有杂质区域23，从而可将杂质区域23作为位线选择晶体管14及15共同的源/漏区的另一方使用，所以可不需要在位线选择晶体管14及15单独形成源/漏区的另一方。由此可简化构成二极管ROM的布置。
另外，在本实施方式中，设置作为对应规定存储器单元块13a而设置的多条位线选择晶体管14(15)的共同栅电极而起作用的栅极线16(17)，与此同时向该栅极线16(17)提供块选择信号，通过使对应的多个位线选择晶体管14(15)同时处于导通状态，激活对应的存储器单元块13a，不用分别使多个位线选择晶体管14(15)成为导通状态，就可以激活包含所选择的存储器单元12的规定存储器单元块13a，所以可简化多个位线选择晶体管14(15)的控制。
另外，此次公开的实施方式在所有方面都只是例示，不应认为是进行限制的。本发明的范围，不由上述实施方式的说明来表示，而是由本发明的技术方案范围来表示，而且包括与技术方案范围均等的意义及范围内的所有变更。
例如，在上述实施方式中，针对将本发明适用于交叉点型二极管ROM的例子进行了说明，但本发明并未限于此，也可广泛适用于交叉点型的二极管ROM以外的存储器。
另外，在上述实施方式中，在每根字线10的两端各配置一对(2个)选择晶体管，但本发明并未限于此，也可以将选择晶体管配置在每根字线10两端的任意一方。
另外，在上述实施方式中，由32根位线构成位线组，但本发明不限于此，也可以由32根以外的数目的位线构成位线组。
权利要求
1.一种存储器，具备包括二极管的多个存储器单元；多根位线；和第一杂质区域，以与所述位线交叉的方式配置，并作为包含于所述存储器单元内的所述二极管的一方电极及字线而起作用；所述第一杂质区域按照每个由规定数的位线构成的多个位线组而被分割。
2.如权利要求1所述的存储器，其中，所述多个存储器单元分别配置在所述被分割的第一杂质区域和所述多根位线的交点上，由所述存储器单元构成存储器单元块，该存储器单元配置在规定的所述位线组含有的所述规定数的位线、与所述规定的位线组所对应的所述第一杂质区域的交点上，当对所选择的所述存储器单元进行存取时，向所述第一杂质区域供给第一电位，该第一杂质区域对应于包含所述所选择的存储器单元的所述存储器单元块中的所述所选择的存储器单元，与此同时向所述第一杂质区域以外的所述第一杂质区域供给第二电位，该第一杂质区域对应于包含所述所选择的存储器单元的所述存储器单元块中的所述所选择的存储器单元。
3.如权利要求2所述的存储器，其中，还具备选择晶体管，其按照每个所述被分割为多个的第一杂质区域进行设置，用于选择所述第一杂质区域并向其供给所述第一电位或所述第二电位，该第一杂质区域对应于包含所述被选择的存储器单元的存储器单元块，所述第一杂质区域作为所述选择晶体管的源/漏区的一方而起作用。
4.如权利要求3所述的存储器，其中，还具备第二杂质区域，其作为所述选择晶体管的源/漏区的另一方起作用；和配线，其与所述第二杂质区域连接，当对所述存储器单元进行存取时供给所述第一电位或所述第二电位。
5.如权利要求4所述的存储器，其中，所述选择晶体管包含用于分别选择邻接的2个所述第一杂质区域的第一选择晶体管及第二选择晶体管，所述第一选择晶体管和所述第二选择晶体管共有所述第二杂质区域。
6.如权利要求5所述的存储器，其中，还具备第一栅极线，其被设置为沿与所述第一杂质区域延伸方向交叉的方向延伸，并作为与规定的所述存储器单元块对应而设置的多个所述第一选择晶体管的共同栅电极而起作用；第二栅极线，其被设置为沿与所述第一杂质区域延伸方向交叉的方向延伸，并作为与所述规定的存储器单元块邻接的所述存储器单元块相对应而设置的多个所述第二选择晶体管的共同栅电极而起作用，通过向所述第一栅极线或所述第二栅极线提供块选择信号，使对应的所述第一选择晶体管或所述第二选择晶体管成为导通状态，从而激活对应的所述存储器单元块。
全文摘要
本发明提供一种可缩小存储器单元尺寸的存储器。该存储器具备包含二极管(11)的多个存储器单元(12)、多根位线(9)、n型杂质区域(21)，该区域与位线(9)交叉地配置，并作为包含于存储器单元(12)中的二极管(11)的阴极及字线(10)而起作用。另外，将n型杂质区域(21)按照由规定数的位线(9)组成的每个位线组(13)进行分割。
文档编号H01L27/112GK1901199SQ20061010780
公开日2007年1月24日 申请日期2006年7月21日 优先权日2005年7月22日
发明者山田光一 申请人:三洋电机株式会社