专利名称：芯片封装制造方法及其结构的制作方法
技术领域：
本发明是有关一种芯片封装制作方法及其结构，特别是一种具薄型特性 的芯片封装制造方法及其结构。
背景技术：
半导体科技随着计算机与网络通讯等产品功能急速提升，必需具备多元 化、可移植性与轻薄微小化的需求，使芯片封装业必须朝高功率、高密度、轻、薄与微小化等高精密度工艺发展，除此之外，电子封装(Electronics Packaging)仍需具备高可靠度、散热性佳等特性，以作为传递信号、电能， 以及提供良好的散热途径及结构保护与支持等作用。薄型化衬底不但在制作上困难度高，印刷电路板厂或导线架工厂若非增 购或汰换设备，旧有设备制作不易改善变形的困扰，同样的问题也在封装过 程中发生。成品厚度在O. lran以下便不易突破。发明内容为了解决上述问题，本发明目的之一是提供一种芯片封装制作方法及其 结构，其是利用衬底^L为支撑组件，以将封装组件一一设置于其上，再于其 后的步骤中将衬底移除，使得封装程序较稳固，且提高封装过程中的成品率 与可靠度，更因具薄型的特性，而可运用于多元化、可移植性与轻薄微小化 的电子组件。
本发明目的之一是提供一种芯片封装制造方法及其结构，其可不断依序 向上堆栈而形成一堆栈结构，以制作成多层电路板，具有多用途，可适用于 多种半导体封装。本发明目的之一是提供一种降低芯片封装结构高度的村底，其可提供一 厚度薄至数微米的衬底，相对于目前村底厚度为数百微米，可大幅降低整体 封装厚度。本发明目的之一是提供一种双面制造双面封装的衬底，其可提高产量、 设备利用率进而降低生产成本。为了达到上述目的，本发明一实施例的芯片封装结构制造方法，包括 提供一衬底；分别设置一第一屏蔽及一第二屏蔽于衬底的上表面及下表面， 其中第一屏蔽为图案化屏蔽以暴露出部分衬底；形成至少一导电层于暴露出 的衬底，且于导电层上可区分为多个芯片座及多个导电连接点；移除第一屏 蔽及第二屏蔽；进行一芯片封装程序；以及移除衬底。为了达到上述目的，本发明的一实施例的芯片封装结构，包括 一衬底； 多个芯片座，设置于衬底的上表面；多个导电连接点，设置于每一芯片座的 周缘，其中芯片座及导电连接点是由至少一导电层所形成；至少一芯片，设 置于每一芯片座，并与导电连接点电性连接；以及一封装胶体，包覆芯片与 导电连接点。为了达到上述目的，本发明又一实施例的芯片封装结构制造方法，包括:提供一衬底；分别设置一第一屏蔽及一第二屏蔽于衬底的上表面及下表面， 其中第一屏蔽及第二屏蔽为图案化屏蔽以暴露出部分衬底；形成至少一导电层于暴露出的衬底，且于导电层上可区分为多个芯片座及多个导电连接点； 移除第一屏蔽及第二屏蔽；进行一芯片封装程序；以及移除衬底。为了达到上述目的，本发明的又一实施例的芯片封装结构，包括 一衬 底；多个芯片座，设置于衬底的上表面及下表面；多个导电连接点，设置于 每一芯片座的周缘，其中芯片座及导电连接点是由至少一导电层所形成；至
少一芯片，设置于每一芯片座，并与导电连接点电性连接；以及一封装胶体， 包覆芯片与导电连接点。
图1A~图ll为本发明的第一实施例的芯片封装工艺的各步骤的结构剖视图。图2A ~图2F为本发明的第二实施例的芯片封装工艺的各步骤的结构剖视图。图3A 图3K为本发明的第三实施例的芯片封装工艺的各步骤的结构剖视图。图4A~图4K为本发明的第四实施例的芯片封装工艺的各步骤的结构剖视图。图5A ~图5M为本发明的第五实施例的芯片封装工艺的各步骤的结构剖视图。符号说明10，12村底13沟渠20，22第一屏蔽21，23第二屏蔽24，26第三屏蔽25，27第四屏蔽30，32导电层40，42教着层50,52并jX
60， 62封装胶体 70， 72引线 80, 82凸块 90， 92金属层100， 101， 102， 104， 106 芯片封装结构具体实施方式
底下借由具体实施例配合所附的图式详加说明，当更容易了解本发明的 目的、技术内容、特点及其所达成的功效。本发明的第一实施例提出一种芯片封装制作方法及其结构，图IA至图II 为本发明所提出的芯片封装的制造方法的各步骤结构剖视图，首先，如图U 所示，提供一衬底10，其材质为金属、玻璃、陶瓷或高分子聚合物，是由两 基板经接着合而为一，或不接着而直接使用，亦可为一体成形的构造。请参 考图1B，分别设置一第一屏蔽20及一第二屏蔽21于衬底10的上表面及下表 面，其中第一屏蔽20与第二屏蔽21为图案化屏蔽，屏蔽的图案化设计用以 暴露出部分衬底IO，于一实施例中，第一屏蔽20可与第二屏蔽21相同，端 看封装结构的电路设计，其中第一屏蔽20与第二屏蔽21可以是利用微影技 术形成的图案化薄膜与图案化模板中任意一个。接着，如图1C所示，形成至 少一导电层30于暴露出的衬底10上，且于导电层30上可区分成多个芯片座 及多个导电连接点。于一实施例中，还包含形成至少一黏着层40于衬底10 与导电层30中，其中黏着层40是利用黏贴方式、印刷、旋转涂布、蒸镀法、 溅镀法、无电解电镀法、电镀法设置在衬底上；而导电层30是利用黏贴方式、 印刷、旋转涂布、蒸镀法、溅镀法、无电解电镀法或电镀法形成，其中导电 层30的材质可为金属材质或导电性材质。再来如图1D所绘示，移除第一屏 蔽20及第二屏蔽21，接着参考图1E,进行一芯片封装程序，于一实施例中，
芯片封装程序包括下列步骤设置至少一芯片50于每一芯片座上，其后电性 连接芯片与导电连接点，并形成一封装胶体60，并覆盖导电层30及芯片50， 其中可利用多条引线70用以电性连接芯片50及导电连接点。如图所示，此 时的芯片封装结构100包括衬底IO、多个芯片座、多个导电连接点、芯片50 及封装胶体60,其中芯片座与导电连接点是由至少一导电层30设置于衬底 10的上表面与下表面所形成；导电连接点设置于每一芯片座的周缘，其中依 据芯片座的形状，其周缘并不限定于芯片座的四周；芯片50则设置于每一芯 片座上并利用多个引线70与导电连接点电性连接，再由封装胶体60包覆芯 片50与导电连接点。于一实施例中，还包括一黏着层40设置于导电层30与 衬底10之间，例如在芯片座与导电连接点的相对位置，其中黏着层40可以 是由金属、传导材质或高分子物质所构成。于一实施例中，在进行封装之前 亦可先将衬底IO—分为二、再个别进行单面的封装程序。再来请分别参考图 1F、图1G及图1H,移除衬底10后，可顺着图中所示的虚线，依设计进行切 割以形成数个如图1H的芯片封装结构。再者，还包括一步骤，形成多个凸块 80,例如金属凸块，于黏着层40下，若未设置黏着层40,则凸块80设置于 导电层30下，用以方便芯片封装结构电性连接于其它电子装置上，如图II 所绘示。接续上述说明，图2A至图2F绘示本发明的第二实施例，如图所示，第 二实施例与第一实施例不同的是，第二屏蔽21亦可不是图案化设计，如图2B 所示，衬底10在图案化设计的第一屏蔽20下仅暴露出部分上表面，其后设 置黏着层40、导电层30至暴露出的衬底10上以在导电层30上形成多个芯片 座及多个导电连接点；移除第一屏蔽20及第二屏蔽21;进行芯片封装程序， 此时芯片封装结构101如图2E所示，其包括包括衬底IO、多个芯片座、多个 导电连接点、芯片50及封装胶体60，其中芯片座与导电连接点是由至少一导 电层30设置于村底10的上表面所形成；导电连接点设置于每一芯片座的周 缘，其中依据芯片座的形状，其周缘并不限定于芯片座的四周；芯片50则设
置于每一芯片座上并利用多个引线70与导电连接点电性连接，再由封装胶体 60包覆芯片50与导电连接点。其后可进行切割步骤以形成数个如第一实施例 中图1H的芯片封装结构。再者，还包括一步骤，形成多个凸块80，例如由金 属与导电材质其中之一所构成，于黏着层40下，若未设置黏着层40，则凸块 80设置于导电层30下，用以方便芯片封装结构电性连接于其它电子装置上， 如第一实施例中图II所绘示。图3A至图3K为本发明的第三实施例的芯片封装制造方法的各步骤结构 剖视图。请先参考图3A，其提供一衬底12,与第一实施例不同的是，衬底12 的上表面及下表面是利用钻孔法、深控成型、挤压成型、电铸或蚀刻法依设 计所需的位置开设有多个沟渠13，其中衬底12可以是一体成型或是由两基板 经接着或不经接着而构成。接着参考图3B,分别形成一第一屏蔽22及一第二 屏蔽23于衬底12的上表面及下表面，其中第一屏蔽22与第二屏蔽23为图 案化屏蔽，以暴露出部分衬底12。接着如图3C及图3D所示，形成至少一导 电层32于暴露出的衬底12上，由于衬底12的沟渠13设计搭配图案化屏蔽， 所形成的导电层32可填覆衬底12的沟渠13并包覆部分衬底12的上表面及 下表面；在移除第一屏蔽22与第二屏蔽23后，由导电层32形成的芯片座与 导电连接点呈现凹槽状。于一实施例中，还包括形成一黏着层42于衬底12 与导电层32之中，其中黏着层42覆盖沟渠13并分别包覆部分衬底12的上 表面及下表面。其后进行一芯片封装程序，因程序上与前一实施例相似，故 此处不多加赘述，于一实施例中，亦可先将衬底12—分为二，再个别进行单 面的芯片封装程序。在进行芯片封装程序后，如图3E,此时的芯片封装结构 102包括衬底12、多个芯片座、多个导电连接点、芯片52及封装胶体62，其 中芯片座与导电连接点是由至少一导电层32设置于衬底l2的上表面与下表 面所形成；导电连接点设置于每一芯片座的周缘，其中依据芯片座的形状， 其周缘并不限定于芯片座的四周；芯片52则设置于每一芯片座上并利用多个 引线72与导电连接点电性连接,再由封装胶体62包覆芯片52与导电连接点； 其中由于衬底12的沟渠13设计，导电层32可填覆沟渠13并部分延伸至衬 底12的上表面，致使芯片座与导电连接点呈现凹槽状。其后移除村底12(参 考图3F)、沿虛线切割(参考图3G)与设置凸块82于黏着层"/导电层32 (请 参考图3H及图31)的方法大致与前一实施例相同，此处便不再赘述。于一实 施例中，请一并参考图3E，于形成黏着层42步骤时，黏着层42可填满衬底 12的沟渠13并包覆部分衬底12的上表面及下表面；若无设置黏着层42时， 导电层32亦可填满沟渠13并部分延伸至衬底12的上表面及下表面，于移除 衬底12后，便形成如同图3J所示的封装结构，于一实施例中，亦可设置多 个凸块82于黏着层42上，以方便电性连接于其它电子装置上，如图3K所示。 此外，本实施例中亦可使用单面封装制作，意即，仅在衬底12的上表面开设 沟渠13，且第二屏蔽23可以不是图案化屏蔽。其步骤的结构示意图请参阅图 2B至图2E的衬底10下表面的制作，芯片切割步骤至形成凸块82的流程请参 考图3G、图3H及图31或图3G、图3J及图3K,此处便不在赘述。本发明的第四实施例的芯片封装制作方法的各步骤结构剖视图，请参考 图4A至图4K。首先，如图4A至图4C所示，如同第一实施例中所描述，于衬 底10上设置第一屏蔽20及第二屏蔽21,其中第一屏蔽20与第二屏蔽21为 图案化设计，以暴露出部分衬底10的上表面与下表面，其中衬底10可以是 一体成型或是由两基板经接着或不经接着而构成；于暴露出的衬底IO上依序 设置黏着层40及导电层3G,亦可不设置黏着层40，其中导电层30可区分为 多个芯片座于多个导电连接点。接着，如图4D所示，设置第三屏蔽24及第 四屏蔽25于导电层30上并暴露出部分导电层30,其中第三屏蔽24及第四屏 蔽25为利用微影技术形成的图案化薄膜与客制化图案化模板中任意一个。于 一实施例中，第三屏蔽24及第四屏蔽25可为相同图案化设计。再参考图4E, 以第三屏蔽24、第四屏蔽25为屏蔽形成至少一金属层90,例如镍材质或金 材质，于暴露出的导电层30上，作为上下层导通之用。再来，移除第一屏蔽 20、第二屏蔽21、第三屏蔽24及第四屏蔽25,移除屏蔽后的结构如图4F所
示，其中金属层90部分覆盖导电层30。再请参考图4G,进行一芯片封装程 序，步骤包括设置至少一芯片50于芯片座上；利用多个引线70电性连接 芯片与-皮金属层90覆盖的导点连接点；形成一封装胶体60包覆该芯片50及 导电连接点。此时，芯片封装结构104包括衬底IO、黏着层40、多个芯片座、 多个导电连接点、金属层90、芯片50及封装胶体60。其中芯片座及导电连 接点是由导电层30所构成，且导电连接点设置于每一芯片座的周缘，其中依 据芯片座的形状，其周缘并不限定于在芯片座的四周。于一实施例中，亦可 先将衬底10—分为二，再个别进行单面的芯片封装程序。其后移除衬底IO、 沿虛线切割、设置多个凸块80于移除衬底10后露出的导电层30/黏着层40 上的制作方法如同第一实施例中所描述，此处便不在累述，其结构绘示于图 4H至图4K。如同第二实施例所描述，第二屏蔽21及第四屏蔽25亦可不是图 案化设计，相关图标请参阅图2B至图2E的衬底10下表面结构，此处便不在赘述。本发明的又一实施例绘示于图5A至图5M中，图5A至图5M为本发明的 第五实施例的芯片封装制作方法的各步骤结构剖视图。请参考图5A,其是提 供一衬底12，与第四实施例不同的是，衬底12的上表及下表面是利用钻孔法、 深控成型、挤压成型、电铸或蚀刻法依设计所需的位置开设有多个沟渠13， 其中衬底12可以是一体成型或是由两基板黏着而成。接着参考图5B,分别形 成一第一屏蔽22及一第二屏蔽23于衬底的上表面及下表面，并暴露出部分 衬底12。接着如图5C及图5D所示，形成至少一导电层32于暴露出的衬底 12上，由于衬底12的沟渠13设计并搭配图案化屏蔽，导电层32可填覆沟渠 13或填满沟渠13并向衬底12的上表面和下表面延伸，其中导电层32可区分 为多个芯片座与多个导电连接点，于一实施例中，还包含形成一黏着层42于 衬底12与导电层32中，其中黏着层42包覆沟渠13并分别延伸至衬底12的 部分上表面及下表面；接着，设置第三屏蔽26与第四屏蔽27于导电层32上， 并暴露出部分导电层32。再来参考图5E，于暴露出的导电层32上形成至少
一金属层92,以作为上下导通层用。在移除第一屏蔽22、第二屏蔽23、第三 屏蔽26及第四屏蔽27后，由导电层32形成的芯片座与导电连接点呈现凹槽 状且金属层92并部分覆盖由导电层32所形成的芯片座及导电连接点，如图 5F所绘示。其后如同前述，进行一芯片封装程序后，如图5G所示，此时的芯 片封装结构106包括衬底12、黏着层42、多个芯片座、多个导电连接点、芯 片52及封装胶体62,其中芯片座与导电连接点是由至少一导电层32设置于 衬底12的上表面与下表面所形成；导电连接点设置于每一芯片座的周缘，其 中依据芯片座的形状，其周缘并不限定于在芯片座的四周；金属层92设置于 部分导电层32上，例如在芯片座及导电连接区的位置上；芯片52则设置于 每一芯片座上并利用多个引线72与导电连接点电性连接，再由封装胶体62 包覆芯片52与导电连接点；其中由于衬底12的沟渠13设计，黏着层42、导 电层32与金属层92可覆盖沟渠13并部分延伸至衬底12的上表面及下表面， 致使芯片座与导电连接点呈现凹槽状。于一实施例中，亦可先将衬底10—分 为二，再个别进行单面的芯片封装程序。此后，移除衬底12、沿虛线单片切 割与设置凸块82的方法大致与第四实施例相同，请参阅图5H至图5K，此处 便不再赘述。于此实施例中，在进行如图5C的步骤，形成黏着层42时，黏 着层42亦可填满衬底12的沟渠13并自填满的沟渠13延伸至部分衬底12的 上表面及下表面，其余步骤不变，故在移除衬底12后，便形成如同图5L所 示的封装结构，黏着层42凸出封装胶体62,于一实施例中，请参阅图5M, 亦可设置多个凸块82于黏着层42上，以方便电性连接于其它电子装置上。 此外，本实施例中亦可使用单面封装制作，意即，仅在衬底12的上表面开设 沟渠13，且第二屏蔽23及第四屏蔽27可以不是图案化屏蔽。其步骤的结构 示意图请参阅图2B至图2E的衬底10下表面的制作，芯片切割步骤至形成凸 块82的流程请参考图51、图5J及图5K或图51、图5L及图5M,此处便不在 赘述。依据上述，所有封装结构的材质以及方法类似于第一实施例；且所有的
封装方法中皆可不设置黏着层，而直接将导电层设置在衬底上，以形成未含有泰占着层的封装结构；并且可重复进行在芯片形成之前的步骤，以形成堆栈 结构。再者，上述双面封装程序如有作业上困难，亦可使用单面封装程序。 再然若，上述双面制造村底在一分为二的流程不易实施，亦可用最传统方式 制作，即使用单一衬底，并仅就单一表面形成沟渠，取代接着二而为一的衬 底型态，后续仅就单面实施即可。综合上述，本发明提出一种芯片封装制作方法及其结构，在工艺中利用 一衬底做为支撑组件，并在其后之步骤中将封装组件一一设置在衬底上，再 于其后的步骤中将衬底移除，超薄衬底制造及封装程序较稳固，且提高工艺 中的可靠度与产量，且在芯片设置前，可不断依序向上堆栈而形成一堆栈结 构，以制作成多层电路板，具有多用途的功能，更进一步适用于多种半导体 封装；且因为提供一厚度薄至数微米的衬底，相对于目前衬底厚度为数百微 米，而可大幅降低整体封装高度。以上所述的实施例仅为说明本发明的技术思想及特点，其目的在使熟习 此项技艺的人士能够了解本发明的内容并据以实施，当不能以的限定本发明 的专利范围，即大凡依本发明所揭示的精神所作的均等变化或修饰，仍应涵 盖在本发明的专利范围内。
权利要求
1.一种芯片封装结构制造方法，包含提供一衬底；分别设置一第一屏蔽及一第二屏蔽于该衬底的上表面及下表面，其中该第一屏蔽与该第二屏蔽为图案化屏蔽以暴露出部分该衬底；形成至少一导电层于暴露出的该衬底，且于该导电层上可区分为多个芯片座及多个导电连接点；移除该第一屏蔽及该第二屏蔽；进行一芯片封装程序；以及移除衬底。
2. 如权利要求1所述的芯片封装结构制造方法，还包含设置一縣着层于 该村底与该导电层之间。
3. 如权利要求2所述的芯片封装结构制造方法，该翁着层是利用黏贴方 式、印刷、旋转涂布、蒸镀法、溅镀法、电镀法、无电解电镀法设置在该衬 底上。
4. 如权利要求1所述的芯片封装结构制造方法，还包含于移除该第一屏 蔽与该第二屏蔽前，设置一第三屏蔽与一第四屏蔽于该第一屏蔽与该第二屏 蔽上并暴露出部分该导电层，其中该第三屏蔽与该第四屏蔽为图案化屏蔽。
5. 如权利要求4所述的芯片封装结构制造方法，还包含形成至少一金属 层于暴露出的该导电层上。
6. 如权利要求5所述的芯片封装结构制造方法，该芯片封装程序包含下 列步骤设置至少 一 芯片于该芯片座上； 电性连接该芯片与所述导电连接点；以及 形成一封装胶体覆盖该芯片。
7. 如权利要求5所述的芯片封装结构制造方法，还包含移除该第三屏蔽 与该第四屏蔽。
8. 如权利要求5所述的芯片封装结构制造方法，其中移除该衬底后，还包含形成多个凸块于该导电层上。
9. 如权利要求5所述的芯片封装结构制造方法，其中该第三屏蔽及该第 四屏蔽为图案化薄膜与图案化模板中任意一个。
10. 如权利要求1所述的芯片封装结构制造方法，其中该芯片封装程序包 含下列步骤设置至少 一芯片于该芯片座上； 电性连接该芯片与该导电连接点；以及 形成一封装胶体包覆该芯片。
11. 如权利要求10所述的芯片封装结构制造方法，还包含一切割步骤， 以形成多个芯片封装结构。
12. 如权利要求1所述的芯片封装结构制造方法，其中该衬底具有多个沟 渠，且该导电层填满该沟渠并自填满的所述沟渠分别延伸至部分该衬底的上 表面及下表面。
13. 如权利要求1所述的芯片封装结构制造方法，其中该衬底具有多个沟 渠，且该导电层填覆该沟渠并自填覆的所述沟渠分别延伸至部分该衬底的上 表面及下表面。
14. 如权利要求1所述的芯片封装结构制造方法，其中该衬底是由两基板 组成。
15. 如权利要求1所述的芯片封装结构制造方法，其中该第一屏蔽及该第 二屏蔽为图案化薄膜与图案化模板中任意一个。
16. 如权利要求1所述的芯片封装结构制造方法，该导电层利用勦贴方式、印刷、旋转涂布、蒸镀法、溅镀法、无电解电镀法或电镀法形成。
17. 如权利要求1所述的芯片封装结构制造方法，其中移除该衬底后，还 包含形成多个凸块于该导电层上。
18. 如权利要求1所述的芯片封装结构制造方法，可重复进行该芯片封装 程序前的步骤，以形成一堆栈结构。
19. 一种芯片封装结构包含 一衬底；多个芯片座，设置于该衬底的上表面及下表面；多个导电连接点，设置于每一该芯片座的周缘，其中所述芯片座及所述 导电连接点是由至少一导电层所形成；至少一芯片，设置于每一该芯片座，并与所述导电连接点电性连接；以及一封装胶体，包覆所述芯片与所述导电连接点。
20. 如权利要求19所述的芯片封装结构，其中还包含一黏着层设置于该 芯片座与所述导电连接点下。
21. 如权利要求20所述的芯片封装结构，其中该黏着层是由金属、传导 材料或高分子物质所构成。
22. 如权利要求19所述的芯片封装结构，其中还包含至少一金属层设置 于该导电层上。
23. 如权利要求19所述的芯片封装结构，其中该衬底具有多个沟渠，且 该导电层填满所述沟渠并自填满的所述沟渠分别延伸至部分该衬底的上表面 及下表面。
24. 如权利要求19所述的芯片封装结构，其中该衬底具有多个沟渠，且 该导电层填覆该沟渠并自填覆的所述沟渠分别延伸至部分该衬底的上表面及 下表面。
25. 如权利要求19所述的芯片封装结构，其中该衬底是由两基板组成。
26. 如权利要求19所述的芯片封装结构，其中所述芯片座呈现凹槽状。
27. 如权利要求19所述的芯片封装结构，其中所述导电连接点呈现凹槽状。
28. 如权利要求19所述的芯片封装结构，其中该芯片是利用多个引线与 所述导电连接点电性连接。
29. 如权利要求19所述的芯片封装结构，其中该衬底是由金属、玻璃、 陶瓷及高分子聚合物至少其中之一所构成。
30. —种芯片封装结构制造方法，包含 提供一衬底；分别设置一第一屏蔽及一第二屏蔽于该衬底的上表面及下表面，其中该 第一屏蔽为图案化屏蔽以暴露出部分该衬底；形成至少一导电层于暴露出的该村底，且于该导电层上可区分为多个芯 片座及多个导电连接点；移除该第一屏蔽及该第二屏蔽；进行一芯片封装程序；以及移除衬底。
31. 如权利要求30所述的芯片封装结构制造方法，还包含设置一黏着层 于该衬底与该导电层之间。
32. 如权利要求31所述的芯片封装结构制造方法，其中该黏着层是利用 黏贴方式、印刷、旋转涂布、蒸镀法、溅镀法、电镀法、无电解电镀法设置 在该纟十底上。
33. 如权利要求30所述的芯片封装结构制造方法，还包含于移除该第一 屏蔽与该第二屏蔽前，设置一第三屏蔽与一第四屏蔽于该第一屏蔽与第二屏 蔽上并暴露出部分该导电层，其中该第三屏蔽为图案化屏蔽。
34. 如权利要求33所述的芯片封装结构制造方法，还包含形成至少一金 属层于暴露出的该导电层上。
35. 如权利要求34所述的芯片封装结构制造方法，其中该芯片封装程序 包含下列步骤设置至少 一 芯片于该芯片座上；电性连接该芯片与所述导电连4^点；以及 形成一封装胶体覆盖该芯片。
36. 如权利要求34所述的芯片封装结构制造方法，还包含移除该第三屏 蔽与该第四屏蔽。
37. 如权利要求34所述的芯片封装结构制造方法，其中移除该衬底后，还包含形成多个凸块于该导电层上。
38. 如权利要求34所述的芯片封装结构制造方法，其中该第三屏蔽为图 案化薄膜与图案化模板中任意一个。
39. 如权利要求30所述的芯片封装结构制造方法，其中该芯片封装程序包含下列步骤设置至少 一芯片于该芯片座上； 电性连接该芯片与该导电连接点；以及 形成一封装胶体包覆该芯片。
40. 如权利要求39所述的芯片封装结构制造方法，还包含一切割步骤， 以形成多个芯片封装结构。
41. 如权利要求30所述的芯片封装结构制造方法，其中该衬底具有多个 沟渠，且该导电层填满该沟渠并自填满的所述沟渠分别延伸至部分该衬底的 上表面。
42. 如权利要求30所述的芯片封装结构制造方法，其中该衬底具有多个 沟渠，且该导电层填覆该沟渠并自填覆的所述沟渠分别延伸至部分该衬底的 上表面及下表面。
43. 如权利要求30所述的芯片封装结构制造方法，其中该衬底是由两基 板组成。
44. 如权利要求30所述的芯片封装结构制造方法，其中该第一屏蔽为图 案化薄膜与图案化模板中任意一个。
45. 如权利要求30所述的芯片封装结构制造方法，其中该导电层是利用黏贴方式、印刷、旋转涂布、蒸镀法、溅镀法、无电解电镀法或电镀法形成。
46. 如权利要求30所述的芯片封装结构制造方法，其中移除该衬底后，还包含形成多个凸块于该导电层上。
47. 如权利要求30所述的芯片封装结构制造方法，可重复进行该芯片封 装程序前的步骤，以形成一堆栈结构。
48. —种芯片封装结构，包含 一衬底；多个芯片座，设置于该衬底的上表面；多个导电连接点，设置于每一该芯片座的周缘，其中所述芯片座及所述 导电连接点是由至少一导电层所形成；至少一芯片，设置于每一该芯片座，并与所述导电连接点电性连接；以及一封装胶体，包覆芯片与所述导电连接点。
49. 如权利要求48所述的芯片封装结构，其中还包含一釉着层设置于该 芯片座与所述导电连接点下。
50. 如权利要求49所述的芯片封装结构，其中该黏着层是由金属、传导材料或高分子物质所构成。
51. 如权利要求48所述的芯片封装结构，其中还包含至少一金属层设置 于该导电层上。
52. 如权利要求48所述的芯片封装结构，其中该衬底具有多个沟渠，且 该导电层填满所述沟渠并自填满的所述沟渠分别延伸至部分该衬底的上表 面。
53. 如权利要求48所述的芯片封装结构，其中该衬底具有多个沟渠，且 该导电层填覆该沟渠并自填覆的所述沟渠分别延伸至部分该衬底的上表面及 下表面。
54. 如权利要求48所述的芯片封装结构，其中该衬底是由两基板组成。
55. 如权利要求48所述的芯片封装结构，其中所述芯片座呈现凹槽状。
56. 如权利要求48所述的芯片封装结构，其中所述导电连接点呈现凹槽状。
57. 如权利要求48所述的芯片封装结构，其中该芯片是利用多个引线与 所述导电连接点电性连接。
58. 如权利要求48所述的芯片封装结构，其中该衬底是由金属、玻璃、 陶瓷及高分子聚合物至少其中之一所构成。
全文摘要
一种芯片封装结构制造方法及其结构，包括提供一衬底；分别设置一第一屏蔽及一第二屏蔽于衬底的上表面及下表面，其中第一屏蔽为图案化屏蔽以暴露出部分衬底；形成至少一导电层于暴露出的衬底，且于导电层上可区分为多个芯片座及多个导电连接点，其中导电连接点位于每一芯片座的周缘；其后移除第一屏蔽及第二屏蔽；进行一芯片封装程序，其包括设置芯片于芯片座、电性连接芯片与导电连接点及利用封装胶体包覆芯片与导电连点；最后移除衬底。利用衬底作为支撑组件，其后可回收再使用，以降低整体封装成本、提高工艺成品率及可靠度。
文档编号H01L21/60GK101110371SQ20061010771
公开日2008年1月23日 申请日期2006年7月20日 优先权日2006年7月20日
发明者周文得, 渤 孙 申请人:台湾应解股份有限公司