专利名称：内连线结构与晶片的制作方法
技术领域：
本发明涉及一种半导体元件与制造技术，特别涉及一种内连线结构及测试方法。
背景技术：
为了提高集成度和元件速度，半导体集成电路的尺寸已逐渐减小。其中利用双镶嵌技术以及铜导线来降低集成电路中内连线结构的阻抗和电阻-电容延迟(RC delay)的方式已被广泛使用。当集成电路越来越小，并且相邻导线间的距离也缩小时，通常在先进的铜内连线技术中会使用低介电常数材料来降低这些延迟现象。
半导体集成电路的内连线结构可连接各种有源元件以及集成电路中的电路至位于芯片外表面的多个导电垫，多层内连线结构可通过在有源元件和晶片表面之间寻找更有效的导电路径而发展成可容纳高密度的有源元件。在传统的集成电路设计中，可利用五层或五层以上独立的内连线层的导电路径来符合有源元件的密度，多层内连线结构将金属线排在多层结构中，每个独立层的金属线在层间介电(ILD)材料中形成，层间介电层使得内连线结构中每一层内的金属线彼此电性隔绝，并且也电性隔绝相邻层中的金属线。
在后段(back-end-of-line，简称BEOL)工艺中，通常使用镶嵌式工艺来制作多层内连线结构，在镶嵌式工艺中，在ILD层内蚀刻出沟槽(Trench)和通路(via)，并且填充入导电材料，例如铜或以铜为主的合金，以形成导线以及在不同层的内连线之间形成垂直的导电路径。
多层内连线结构的导电路径在集成电路表面的接合垫终止，接合垫在晶片上的分布为一相对大的金属区，接合垫用来使得集成电路和集成电路封装的封装基底或是探针(其用在晶片测试或电性验收测试(wafer acceptancetest，简称WAT))之间产生电性接触，在WAT中使用的垫片通常称为“工艺控制监测(process control monitor，PCM)垫”，探针可使得探针针头和接合垫之间产生电性接触，因此可施加电压或电流来测试电子元件的功能和性能，较大的接合垫可允许较长的探针针头，进而增加并行的测试能力。用来进行WAT的接合垫可分布于芯片之间的切割线上，在单晶粒化(diesingulation)工艺中切割会沿着切割线经过接合垫。
传统配置内连线结构的WAT接合垫的方法包含在每一个内连线层上将接合垫设置于切割线上，并对齐切割线下方最上层金属层的接合垫，然后利用填充在通路(via)的金属连接每一个内连线层中的接合垫，使得最上层金属层下方的每一个接合垫或探测垫对齐。在穿过最上层金属(MT)层形成第二内连线(M2)层之前，第一内连线(M1)层的接合垫可用于原处(in situ)测试。图1A为在两个集成电路(IC)100之间的切割线102部分的平面图，其具有铜接合垫结构104(自M1层至MT层)。
铝垫114在最上层金属(MT)层的垫片104上形成，铝垫114可连接至在铝层(MT+1)的待测元件(device under test，简称DUT)116，在WAT或电路探测(circuit probing，简称CP)时，探针118会直接接触铝垫114。图1B为图1A的铜垫104上方的铝垫层(MT+1)的平面图，图1C为沿着图1B的虚线1C-1C的剖面图，PCM垫120包含重复的结构104(其宽度和长度可分别为50μm和70μm)，一层一层的M1-M9层加上铝垫114。
切割成单晶粒的工艺会产生很大的机械应力，其可由多种条件决定，包含切割宽度、晶粒切割速度、晶粒切割温度、晶粒切割压力等。
传统的多层内连线结构容易受到影响而失效，这是因为当PCM垫120被晶粒切割刀切割时会产生裂痕，实验显示，在单晶粒化时，位于切割线102的介电质在接近接合垫120的位置会产生裂缝，并且这些裂缝会延伸至芯片100。当使用低介电常数材料(包含极低的介电常数(ELK)以及超低介电常数(ULK))作为ILD材料时，这些问题会变得更严重，这是因为低介电常数材料比高介电常数材料更脆，使得铝层产生很严重的裂缝。
因此，业界急需一种在晶粒切割工艺中降低失效的比率，进而达到较高优良率的结构设计。
发明内容
有鉴于此，本发明提供一种内连线结构，该内连线结构包括多个介电层，在至少一切割线上具有多个对准排列的工艺控制监测(PCM)垫；以及导电结构，设置于最上方的工艺控制监测垫之上，该导电结构电性连接最上方的工艺控制监测垫至其上的待测元件，导电结构的尺寸及形状被设计为露出该最上方的工艺控制监测垫的主要部分，以利于电路探针接近。
本发明所述的内连线结构，其中该导电结构与该最上方的工艺控制监测垫的接触位置位于或靠近该最上方的工艺控制监测垫的周边。
本发明所述的内连线结构，其中该导电结构的形状为一C形或U形。
本发明所述的内连线结构，其中该导电结构包含延伸平行所述切割线的多条接触延伸线。
本发明所述的内连线结构，其中所述接触延伸线偏离所述切割线的中央。
本发明所述的内连线结构，其中至少约60％的该最上方的工艺控制监测垫经由该导电结构露出，以利于该电路探针接近。
本发明所述的内连线结构，其中至少约85％以上的该最上方的工艺控制监测垫经由该导电结构露出，以利于该电路探针接近。
本发明所述的内连线结构，其中该导电结构具有一接触部分，从该待测元件大抵垂直地延伸，穿过一保护层与该最上方的工艺控制监测垫接触，该接触部分的宽度小于该最上方的工艺控制监测垫的长度。
本发明又提供一种晶片，该晶片包括一基底，在基底上方具有多个集成电路，以及在两个集成电路之间具有至少一切割线；多个介电层，在至少一切割线内形成，并在所述至少一切割线内具有多个对准排列的工艺控制监测(PCM)垫；以及导电结构，设置于最上方的工艺控制监测垫之上，该导电结构电性连接最上方的工艺控制监测垫至其上的待测元件，导电结构的尺寸及形状露出最上方的工艺控制监测垫的主要部分，以利于电路探针接近。
本发明所述的晶片，其中该导电结构的形状为一多边形，延伸包围该最上方的工艺控制监测垫周边，且具有一开口使得该最上方的工艺控制监测垫的一内部区域露出。
本发明所述的晶片，其中该导电结构与该最上方的工艺控制监测垫的接触位置位于或靠近该最上方的工艺控制监测垫的周边。
本发明所述的晶片，其中该导电结构的形状为一C形或U形。
本发明所述的晶片，其中该导电结构包含延伸平行所述切割线的多条接触延伸线。
本发明所述的晶片，其中所述接触延伸线偏离所述切割线的中央。
本发明所述的晶片，其中所述接触延伸线的末端互相连接，形成一环形物包围该最上方的工艺控制监测垫。
本发明还提供一种内连线结构，包括多个介电层，在至少一切割线上具有多个对准排列的工艺控制监测垫，其中最上方的工艺控制监测垫具有金属区与非金属区；导电结构设置于最上方的工艺控制监测垫之上，该导电结构电性连接最上方的工艺控制监测垫至其上的待测元件，其中导电结构至少覆盖住一部分的金属区，但未覆盖住非金属区。
本发明所述的内连线结构与晶片在晶粒切割工艺中能够降低失效的比率，进而达到较高的优良率。
图1A为在切割线的传统的PCM垫平面图。
图1B为传统的铝垫的平面图，其覆盖于图1A中最上方的PCM垫之上。
图1C为沿着图1B的虚线1C-1C的剖面图。
图2A至图2C为分别具有不同的垫片密度的含有切割线的三个基底的平面图。
图3为图2B的接合垫的放大图。
图4A为依据本发明优选实施例在切割线的PCM垫的平面图。
图4B为覆盖于图4A中最上方的PCM垫之上的铝垫的平面图。
图4C为沿着图4B的虚线4C-4C的剖面图。
图4D为图4B的铝垫结构覆盖于图4A的PCM垫上的平面图。
图5为图4D的实施例的变化例。
图6为图4D的实施例的另一个变化例。
其中，附图标记说明如下100、200、400～芯片； 102、202、402～切割线；104、104’、204、206、404、504、604～接合垫或PCM垫；114～传统的铝垫； 116、416、516、616～待测元件；118、418～探针； 120～PCM垫的多层结构；403～保护层；
430、530、630～本发明的导电结构；432、436～导电结构垂直的接触部分；434～接触延伸线。
具体实施例方式
为了让本发明的上述目的、特征、及优点能更明显易懂，以下配合附图作详细说明如下在下列的叙述中，相对关系位置的描述方式与叙述的方向或是参照的附图一致是为了方便说明，并非对装置的建立或操作限定于特定方向。而关于连接、耦合或相似的描述，例如连线、内连线等，其是说明在结构中直接或经由中间结构间接固着或附着于另一结构的相对关系，对于可移动或固定的附着或相对关系都可适用，除非其中有特别说明其不同。
在低介电常数(LK)时代的半导体产品的晶粒切割工艺中通常会有裂缝产生，裂缝形成的机制很复杂，但发明人分析在单晶粒化工艺中，当晶粒切割刀移动横越晶片的切割线上的PCM垫时，PCM垫的金属密度对于裂缝的产生有强烈的影响。当晶粒切割刀移动横越具有较大的金属结构(较高的金属数量/密度)的PCM垫时，裂缝形成的机率会增加。位于切割线的结构中，具有较高数量金属的PCM垫可能会在切割分离的工艺中产生裂缝的损伤。
图2A至图2C为在芯片200之间具有切割线202的晶片的一些例子，由这些例子可说明垫片密度的概念。在图2A至图2C中的接合垫结构包含金属区和非金属区，在此所使用的垫片密度(pad density)代表在一垫片结构中，全部金属的面积占该垫片结构全部面积的比例(观看平面图)。在图2A中，切割线202内无PCM垫(也就是说0％金属密度)，在这种情况下，在切割时无裂缝产生。
在图2B中，每一个接合垫204的金属密度约为64％，在每一个接合垫204中，12个非金属区(狭缝)中每一个的长度约为40μm，宽度约为2.6μm，剩下的区域为金属，垫片密度等于[(70*50)-12*(40*2.6)]/(70*50)＝0.64。在这种情况下，有些裂缝会产生。
在图2C中，接合垫片206为实心的金属区，无非金属区(也就是说垫片密度等于100％)。在这种情况下，在切割线202内会有裂缝产生，并且该裂缝可能会延伸至芯片200。
图3为图2B的垫片结构的放大图，包含金属区和非金属区，该实施例中包含一铜垫片204，具有64％的垫片密度(因为36％的区域被12个非金属，长乘宽为40*2.6μm的狭缝所占据)。在该实施例中，非金属区包括多个个别的狭缝；在另一实施例中，非金属区可包含数量较少且较宽的狭缝、单一个较宽的开口或是数量较多且较小的孔洞。
除了高金属密度的接合垫104产生的效果之外，如果在堆叠结构中许多垫片层都具有相对高的金属密度，也可以产生累加的效果。在此所使用的累加密度(cumulative density)表示从第一(M1)内连线层开始至最上方金属(MT)层为止，在每一层的PCM垫104以及铝垫114的垫片密度的平均值(例如算数平均数或中位数)。因为在多层结构120(图1C)的累加效果使其具有较大的累加垫片密度，特别是当累加密度约等于或大于65％时，会造成裂缝失效率的问题。累加密度可利用从M1至MT在每一层中一连串对准排列的接合垫104再加上铝垫114的垫片密度的平均值计算而得，当累加密度约等于或小于50％时，在晶粒切割工艺中裂缝产生的可能性会降低。
如上所述，PCM垫结构120具有较大的金属密度时，可能会在切割分离的工艺中造成严重的裂缝。
表1为65nm的晶片的内连线结构中，在数个层中的PCM垫120内金属所占的体积(将每一层中个别的金属厚度纳入计算)。
表1
表2为各层的金属厚度(其中Mx代表中间金属层，MT代表最上方金属层)。很明显地，上层的金属体积较大，并且第8M和Al层具有最大的体积。
表2
基于判定裂缝问题在接合垫密度越大时越严重，发明人还进一步分析在铝层中的一对垫片114几乎占整个堆叠的PCM垫结构120的金属体积的一半，铝垫114的主要部分在最上方(MT)的接合垫104上为成对的，借此达到导电接触，因此在铝层上的PCM垫可以修改成如图4A至图4D所示。
在图1和图3中所使用的具有100％垫片密度的铝垫114可以改成一较小的区块或接点430，以降低在该结构中整个堆叠(累加)的PCM金属密度(体积)，接点430位于最上方的PCM垫之上(这里“之上”表示与接点430所在的水平面或高度有关，接点430并不需要覆盖最上方的PCM垫)。在图4A中，最上方铜层404(MT)的结构可与上述图1A中的结构相同。在图4B以及图4C的剖面图中，铝层被图案化形成接点436向下延伸(经由保护层403)，以提供待测元件416与上方的MT层的铜PCM垫404之间直接的导电接触，熟悉该项技术的人应当了解，在此所使用的待测元件并不限定于目前已知的待测元件，也可包含未来所发展的待测元件。
在该结构中，覆盖最上方PCM垫404的铝大多数都被省略，在某些实施例中，覆盖在铜上的成对的铝被缩小超过50％，在某些实施例中，覆盖在铜上的成对的铝被缩小约60％至85％。
在一些实施例中，导电结构430接触最上方PCM垫404中靠近待测元件416的第一部分，但并未延伸至覆盖最上方PCM垫中远离待测元件的第二部分。
在图4B中，为了简化附图，省略图4A的铜接触垫404，但是铝结构430和最上方接触垫404之间的关系在图4D的平面图中已绘出。
如图4C所示，小的(铝)区块或接点430电性连接待测元件416与较低层(MT)的垫片404，通过小的区块或接点430取代大的铝垫114(如图1B所示)，可降低两倍的金属密度(也就是说减少铝覆盖同样形状的铜垫)，优选为小的(铝)区块或接点430尽可能地小(例如线宽约等于或小于3μm)，此外，接触延伸线434也可位于PCM垫404的边缘(以避免如图1C所示的双倍的垫片密度)。
在图4B和图4D的平面图中，铝层可选择性地包含一条或一条以上的接触延伸线434，其延伸越过MT层的接合垫404上方，以确立所希望的接触区域，这些接触延伸线434的形状、长度和数量可以改变。在一些优选实施例中，接触延伸线434平行于切割线402的长边；在其它实施例中(未绘出)，接触延伸线434并未平行于切割线402，但是也未横跨越过切割线的中心线(晶粒切割处)。
图4D为一平面图，其显示铝导电结构或接点430以及其所接触的位于下面的铜(MT)层404，在图4D的实施例中，接触延伸线434位于铝层432上，其位于或靠近离切割线402的中央最大距离处，在该例中，因为晶粒切割通过切割线402的中央处，因此晶粒切割只会通过在垂直接触部分432、436的铝，并不会通过接触延伸线434。
图4C和图4D为导电结构430，其具有接触部分436从待测元件416大抵垂直地延伸，通过保护层403，接触最上方的PCM垫404。接触部分436的宽度W4(如图4D所示)相对小于最上方的PCM垫404的长度W3，例如，在某些实施例中，W4∶W3的比例可约等于或小于0.2；在另一些实施例中，W4∶W3的比例可约等于或小于0.15。
在一些实施例中，最上方的PCM垫404具有金属区(例如在周边的实心区域)以及非金属区(例如一些或全部的中心区域)，导电结构430覆盖住至少部分的金属区，但未覆盖住非金属区。在其它实施例中，如果PCM垫具有替代的结构(未绘出)，其非金属区在中央以外的不同位置，导电结构430可以修改成接触金属区，但不会覆盖住非金属区。
此外，导电结构或接点430的形状并不限定于图4B至图4D的例子，例如其可为C形或U形，或是如图5所示，延伸线的末端可连接在一起形成一环状物530包围最上方的金属(MT)PCM垫504的周边。一般而言，针对各种不同形状的PCM垫504，接触结构530的形状可为一多边形，延伸包围最上方的PCM垫504的周边，并具有一开口使得该最上方的PCM垫的内部区域露出，此外，还可以考虑许多其它的结构。
在一些实施例中，铝的图案被配置成可在待测元件与上方(MT)的铜PCM垫之间提供最短的导电路径，例如，可在整个接合垫404的宽度上省略接触延伸线434，该例的剖面图如图4C所示。图6为省略接触延伸线的一个例子，但是铝导电结构630的宽度稍微增加，以提高在铝导电结构630和上方(MT)的铜PCM垫604之间的导电接触。
此外，接触延伸线434可大抵短于图4B和图4D所示的长度，其具有最小的长度以降低铝436以及其下面的铜PCM垫404之间剥离或接触减少的可能性。
虽然在上述提供的实施例中，PCM接合垫由铜制成，并且MT+1层430为铝，但熟悉该项技术的人应当了解，也可以在其它种结构中应用上述的结构，并使用不同的金属。
虽然本发明已公开优选实施例如上，然而其并非用以限定本发明，任何熟悉该项技术的人，在不脱离本发明的精神和范围内可以做出变动与修改，因此本发明的保护范围应当以所附的权利要求书的范围为准。
权利要求
1.一种内连线结构，包括多个介电层，在至少一切割线上具有多个对准排列的工艺控制监测垫；以及一导电结构，设置于一最上方的工艺控制监测垫之上，该导电结构电性连接该最上方的工艺控制监测垫至其上方的一待测元件，该导电结构的尺寸及形状被设计为露出该最上方的工艺控制监测垫的主要部分，以利于一电路探针接近。
2.如权利要求1所述的内连线结构，其中该导电结构与该最上方的工艺控制监测垫的接触位置位于或靠近该最上方的工艺控制监测垫的周边。
3.如权利要求1所述的内连线结构，其中该导电结构的形状为一C形或U形。
4.如权利要求1所述的内连线结构，其中该导电结构包含延伸平行所述切割线的多条接触延伸线。
5.如权利要求4所述的内连线结构，其中所述接触延伸线偏离所述切割线的中央。
6.如权利要求1所述的内连线结构，其中至少约60％的该最上方的工艺控制监测垫经由该导电结构露出，以利于该电路探针接近。
7.如权利要求1所述的内连线结构，其中至少约85％以上的该最上方的工艺控制监测垫经由该导电结构露出，以利于该电路探针接近。
8.如权利要求1所述的内连线结构，其中该导电结构具有一接触部分，从该待测元件大抵垂直地延伸，穿过一保护层与该最上方的工艺控制监测垫接触，该接触部分的宽度小于该最上方的工艺控制监测垫的长度。
9.一种晶片，包括一基底，在该基底上方具有多个集成电路，以及在两个集成电路之间具有至少一切割线；多个介电层，在所述至少一切割线内形成，并且在所述至少一切割线内具有多个对准排列的工艺控制监测垫；以及一导电结构，设置于一最上方的工艺控制监测垫之上，该导电结构电性连接该最上方的工艺控制监测垫至其上方的一待测元件，该导电结构的尺寸及形状被设计为露出该最上方的工艺控制监测垫的主要部分，以利于一电路探针接近。
10.如权利要求9所述的晶片，其中该导电结构的形状为一多边形，延伸包围该最上方的工艺控制监测垫周边，且具有一开口使得该最上方的工艺控制监测垫的一内部区域露出。
11.如权利要求9所述的晶片，其中该导电结构与该最上方的工艺控制监测垫的接触位置位于或靠近该最上方的工艺控制监测垫的周边。
12.如权利要求9所述的晶片，其中该导电结构的形状为一C形或U形。
13.如权利要求9所述的晶片，其中该导电结构包含延伸平行所述切割线的多条接触延伸线。
14.如权利要求13所述的晶片，其中所述接触延伸线偏离所述切割线的中央。
15.如权利要求14所述的晶片，其中所述接触延伸线的末端互相连接，形成一环形物包围该最上方的工艺控制监测垫。
全文摘要
本发明公开一种内连线结构与晶片，该内连线结构包含多个介电层，在至少一切割线上具有多个对准排列的工艺控制监测垫；以及导电结构，设置于最上方的工艺控制监测垫之上，该导电结构电性连接最上方的工艺控制监测垫至其上方的待测元件，该导电结构的尺寸及形状被设计为露出最上方的工艺控制监测垫的主要部分，以利于测试探针接近。所述内连线结构与晶片在晶粒切割工艺中能够降低失效的比率，进而达到较高的优良率。
文档编号H01L23/544GK101093824SQ200710097048
公开日2007年12月26日 申请日期2007年4月12日 优先权日2006年6月20日
发明者陈宪伟 申请人:台湾积体电路制造股份有限公司