专利名称：Ldmos及集成ldmos与cmos的半导体器件的制作方法
技术领域：
本发明涉及LDMOS及集成LDM0S与CMOS的半导体器件。具体来说是横向扩散型金属氧化 物半导体晶体管(LDMOS)及其与CMOS工艺的集成。
背景技术：
互补型金属氧化物半导体晶体管(CMOS, Complementary Metal Oxide Semiconductor) 器件被广泛应用于微电子领域。通常用于逻辑器件、存储器等。除CM0S外，横向扩散型金属 氧化物半导体晶体管(LDMOS， Laterally Diffused Metal Oxide Semiconductor)也被广泛 用于微电子工业领域。LDMOS通常用于微电子领域中的电源管理。电源管理是指一些电路组合 用于控制电能的转换和输送到相应的负载。这个负载可以是任何芯片、系统或子系统，如微 处理器芯片、浮点处理器、光学器件、微电机系统等。
CMOS工艺在数字技术的推动下，最小栅极线宽变得越来越小，氧化层厚度也相应越来越 薄，这样做使得单位面积上CMOS集成度越来越高，同时也使得相应的CMOS速度越来越快。 LDMOS通常由于击穿电压远远高于CMOS,通常采用相对CMOS来说落后几代的工艺。而且氧化 层厚度也不同于标准的CMOS工艺。近几年来有一种趋势将CMOS和LDMOS集成到同一块半导 体衬底上。由于CMOS和LDMOS有各自不同的工艺，把它们集成到一起并不容易。通常集成到 一起的CMOS和L匿OS拥有各自不同的氧化层厚度，也有不同的最小线宽。而且往往是L匿OS 的最小栅极线宽比CMOS的要大几倍。
近来出现了一些LDMOS与CMOS拥有相同氧化层厚度的工艺，但通常是与一些比较老的 CMOS工艺集成，如0. 5微米甚至更老。而且尽管如此，LDMOS的最小栅极线宽还是比CMOS大 了几倍。当LDMOS最小栅极线宽比CMOS大时，说明该LDMOS并没有完全利用先进的CMOS工 艺技术来优化LDMOS的指标。而只是完成了一个两套工艺的简单合并。这样的LDMOS驱动起 来须耗费大量的能量，导通关闭的速度也非常慢,因而开关频率很低，如300千赫滋。而且由 于LDMOS的沟道长，沟道电阻也大，再加上许多设计规则是旧线程，使得L函OS占的面积很 大，由于与CMOS集成后的工艺掩膜数比单独的LDMOS的掩膜数要多许多，集成后的LDMOS成 本往往比独立的非集成的LDMOS器件要高。
发明内容
本发明的目的在于，提供一种新的LDMOS及集成LDMOS与CMOS的半导体器件。该器件能 充分利用CMOS的先进工艺来优化LDM0S指标。
本发明提供一种LDMOS，包括一半导体衬底， 一位于该衬底表面的沟道，以及位于该沟道 上的一栅极，其特征在于还包括 一源/漏极，该源/漏极包含一位于所述沟道旁且紧挨着该 沟道的轻掺杂区和一紧挨着该轻掺杂区的重掺杂区； 一与所述源/漏极掺杂类型相反的反向掺 杂阱，该反向掺杂阱位于该沟道下方且完全包含该沟道； 一与所述源/漏极掺杂类型相反的反 向掺杂区，该反向掺杂区位于所述源/漏极的重掺杂区和所述反向掺杂阱之间。
本发明还提供另一种LDMOS，包括一半导体衬底， 一位于该衬底表面的沟道，以及位于该 沟道上的一栅极，其特征在于还包括 一源/漏极，该源/漏极包含一位于所述沟道旁且紧挨 着该沟道的轻掺杂区和一紧挨着该轻掺杂区的重掺杂区； 一与所述源/漏极掺杂类型相反的反 向掺杂阱，该反向掺杂阱位于该沟道下方且完全包含该沟道； 一与所述源/漏极掺杂类型相同 的另一掺杂区，该另一掺杂区包围所述源/漏极的重掺杂区和轻掺杂区及所述反向掺杂阱。
本发明还提供一种集成LDM0S与CMOS的半导体器件，包括设于一半导体衬底上一 CMOS 和一 LDM0S，所述CMOS包括一 丽0S和一 PM0S,所述LDM0S包括一 N-LDM0S和一 P-LDM0S,其特 征在于所述N-LDM0S和所述P-LDM0S分别包括 一位于该衬底表面的沟道，位于该沟道上的 一栅极，
一源/漏极，该源/漏极包含一位于所述沟道旁且紧挨着该沟道的轻掺杂区和一紧挨着该 轻掺杂区的重掺杂区；
一与所述源/漏极掺杂类型相反的反向掺杂阱，该反向掺杂阱位于该沟道下方且完全包含 该沟道；
一与所述源/漏极掺杂类型相反的反向掺杂区，该反向掺杂区位于所述源/漏极的重掺杂 区和所述反向掺杂阱之间。
本发明还提供一种集成LDM0S与CMOS的半导体器件，包括设于一半导体衬底上一 CMOS 和一 LDM0S，所述CMOS包括一 麵0S和一 PM0S,所述LDM0S包括一 N-LDM0S和一 P-LDM0S，其特 征在于所述N-LDM0S和所述P-LDMOS分别包括 一位于该衬底表面的沟道，位于该沟道上的 一栅极，
一源/漏极，该源/漏极包含一位于所述沟道旁且紧挨着该沟道的轻掺杂区和一紧挨着该 轻掺杂区的重掺杂区；
一与所述源/漏极掺杂类型相反的反向掺杂阱，该反向渗杂阱位于该沟道下方且完全包含 该沟道；
一与所述源/漏极掺杂类型相同的另一掺杂区，该另一掺杂区包围所述源/漏极的重掺杂 区和所述轻掺杂区及所述反向掺杂阱。
本发明也同时描述了如何将本LDMOS与CMOS工艺集成。从工艺流程可以看出，本LDM0S 充分利用CM0S (BiCM0S)已有的工艺，大大减化掩膜层数。
本发明提供的LDM0S具有开关速度快，导通电阻小，寄生电容低，成本低等优点。
图1到图13为制成本发明半导体LDM0S及集成LDM0S与CMOS的半导体器件主要工艺流 程剖面图14到图17为单边高压的P-LDM0S和N-LDM0S;
图18为图14所示器件变成源极和漏极都能承受高压的对称器件结构示意图。
具体实施方式
实施例一
一种LDM0S如图14、图15中所示，包括一 P—LDM0S和一 N—LDM0S，共同位于一半导体 衬底211上，所述P-LDM0S和N-LDM0S各自包括一位于该衬底211表面的沟道，以及位于该 沟道上的一栅极270， 一源/漏极，该源/漏极包含一位于所述沟道旁且紧挨着该沟道的轻掺杂 区256、 257和一紧挨着该轻掺杂区256、 257的重掺杂区266、 267; —与所述源/漏极惨杂类 型相反的反向掺杂阱241、 242，该反向掺杂阱241、 242位于该沟道下方且完全包含该沟道； 一与所述源/漏极掺杂类型相反的反向掺杂区235、 236，该反向掺杂区235、 236位于所述源/ 漏极的重掺杂区266、 267和所述反向掺杂阱241、 242之间。
图14示出所述LDM0S在P型外延层上实现。在所述衬底211上还设有一 P型外延层222， P—LDM0S和N—LDM0S的沟道位于该外延层222表面，所述N—LDM0S的源/漏极是N型轻掺杂 区257和N型重掺杂区267，所述N—LDM0S的反向掺杂阱242是P型阱，所述N—LDM0S的反 向掺杂区236是由P型掺杂区或由P型外延层222形成的，其掺杂浓度低于所述反向掺杂阱 242。所述P—LDM0S的源/漏极是P型轻掺杂区256和P型重掺杂区266，所述P—LDM0S的反 向掺杂阱241是N型阱，所述P—LDM0S的反向掺杂区235是由N型掺杂区，其掺杂浓度低于 所述反向惨杂阱241。
如图14,当外延层为P型时，所述P-LDM0S已通过N型反向掺杂区235与同外延层222上 的其它元器件隔离，而N—LDMOS既可以是非隔离的，也可以是隔离的。隔离的结构如图14所
示，还包括包围所述源/漏极、所述反向掺杂阱242和所述反向掺杂区236三部分构成一整体 的两边的深度N型掺杂阱231和下面的N型埋入层221或N型衬底211。如N-LDM0S没有被所 述深度N型掺杂阱231和下面的N型埋入层221或N型衬底211所包围，则为非隔离N-LDM0S。
此外，本实施例中N—LDMOS和P—LDMOS即可以是非对称的，也可以是对称的。图14所 示是非对称的N-LDM0S和非对称的P-LDM0S。非对称的P — LDM0S还包括另一源/漏极，该另一 源/漏极包含一位于所述沟道旁且紧挨着该沟道的另一 P型重掺杂区266。非对称的N — U)M0S 还包括另一源/漏极，该另一源/漏极包含一位于所述沟道旁且紧挨着该沟道的另一 N型重掺 杂区267。对称的结构如图18所示.对称的P—LDM0S还包括另一源/漏极，该另一源/漏极包 含一位于所述沟道旁且紧挨着该沟道的另一 P型轻掺杂区256和一紧挨着该另一 P型轻掺杂 区256的另一 P型重掺杂区266。对称的N —LDM0S还包括另一源/漏极，该另一源/漏极包含 一位于所述沟道旁且紧挨着该沟道的另一 N型轻惨杂区257和一紧挨着该另一 N型轻掺杂区 257的另一N型重掺杂区267。
如图18所示，对称的P-LDM0S已通过N型反向掺杂阱241与同外延层222上的其它元器 件隔离，而对称的N—LDMOS既可以是非隔离的，也可以是隔离的。隔离的结构如图18所示， 还包括包围所述源/漏极、所述反向掺杂阱242和所述反向掺杂区236、所述另一源/漏极四部 分构成一整体的两边的深度N型掺杂阱231和下面的N型埋入层或N型衬底211。如对称的 N-LDM0S没有被所述深度N型掺杂阱231和下面的N型埋入层221或N型衬底211所包围，则 为对称非隔离N-LDM0S。
上述LDM0S也可以在N型外延层上实现，如图15所示，在所述衬底211上还设有一 N型 外延层223， P—LDM0S和N—LDM0S的沟道位于该外延层223表面，所述N—LDM0S的源/漏极 是N型轻掺杂区257和N型重掺杂区267，所述N — LDM0S的反向掺杂阱242是P型阱，所述 N—LDM0S的反向掺杂区236是P型掺杂区，其掺杂浓度低于所述反向掺杂阱242。所述P — LDM0S 的源/漏极是P型轻掺杂区256和P型重掺杂区266，所述P—LDM0S的反向掺杂阱241是N型 阱，所述P—LDM0S的反向掺杂区235是由N型掺杂区或由N型外延层223形成的，其掺杂浓 度低于所述反向掺杂阱241。
如图15，当外延层为N型时，所述N-LDM0S己通过P型反向掺杂阱242与同外延层223上 的其它元器件隔离，而P—LDMOS既可以是非隔离的，也可以是隔离的。隔离的结构如图15所 示，还包括包围所述源/漏极、所述反向掺杂阱241和所述反向掺杂区235三部分构成一整体 的两边的深度P型掺杂阱232和下面的P型埋入层224或P型衬底211。如P-L簡0S没有被所 述深度P型掺杂阱232和下面的P型埋入层224或P型衬底211所包围，则为非隔离P-LDM0S。
同样在N型外延层上的N—LDM0S和P—LDM0S既可以是非对称的，也可以是对称的。图 15所示是非对称的N-LDM0S和非对称的P-LDMOS.非对称的P—LDM0S还包括另一源/漏极， 该另一源/漏极包含一位于所述沟道旁且紧挨着该沟道的另一 P型轻重杂区266。非对称的N 一LDM0S还包括另一源/漏极，该另一源/漏极包含一位于所述沟道旁且紧挨着该沟道的另一 N 型重掺杂区267。对称的P—LDMOS还包括另一源/漏极，该另一源/漏极包含一位于所述沟道 旁且紧挨着该沟道的另一 P型轻掺杂区256和一紧挨着该另一 P型轻掺杂区256的另一 P型 重掺杂区266。对称的N — LDMOS还包括另一源/漏极，该另一源/漏极包含一位于所述沟道旁 且紧挨着该沟道的另一 N型轻掺杂区257和一紧挨着该另一 N型轻掺杂区257的另一 N型重 掺杂区267。
对称的N-LDMOS已通过P型反向掺杂阱242与同外延层223上的其它元器件隔离，而对称 的P—LDMOS同样既可以是非隔离的，也可以是隔离的。隔离的结构还包括包围所述源/漏极、 所述反向掺杂阱241和所述反向掺杂区235、所述另一源/漏极四部分构成一整体的两边的深 度P型惨杂阱232和下面的P型埋入层224或P型衬底211。如对称的P-LDMOS没有被所述深 度P型掺杂阱232和下面的P型埋入层224或P型衬底211所包围，则为对称非隔离P-LDMOS。
实施例二
一种LDMOS如图16、图17所示，包括一 P—LDMOS和一 N—LDMOS，共同位于一半导体衬 底211上，所述P-LDMOS和N-LDMOS各自包括一位于该衬底211表面的沟道，以及位于该沟 道上的一栅极， 一源/漏极，该源/漏极包含一位于所述沟道旁且紧挨着该沟道的轻掺杂区256、 257和一紧挨着该轻掺杂区256、 257的重掺杂区266、 267; —与所述源/漏极掺杂类型相反 的反向掺杂阱241、 242,该反向掺杂阱241、 242位于该沟道下方且完全包含该沟道； 一与所 述源/漏极掺杂类型相同的另一掺杂区237、 238，该另一掺杂区237、 238包围所述源/漏极的 重掺杂区266、 267、所述轻掺杂区256、 257和所述反向掺杂阱241、 242。
图16示出所述LDMOS在P型外延层上实现。在所述衬底211上还设有一 P型外延层222， P—LDMOS和N—LDMOS的沟道位于该外延层222表面，所述N—LDMOS的源/漏极是N型轻掺杂 区257和N型重掺杂区267，所述N—LDMOS的反向掺杂阱242是P型阱，所述N—LDMOS的另 一掺杂区238是N型掺杂区，其掺杂浓度低于所述反向掺杂阱242。所述P—LDMOS的源/漏极 是P型轻掺杂区256和P型重掺杂区266，所述P—LDMOS的反向掺杂阱241是N型阱，所述 P—LDMOS的另一掺杂区237是P型掺杂区或由P型外延层222形成，其掺杂浓度低于所述反 向掺杂阱241。
如图16，当外延层为P型时，所述N-LDMOS己通过N型掺杂区238与同外延层222上的其
它元器件隔离，而P — LDMOS既可以是非隔离的，也可以是隔离的。隔离的结构如图16所示， 还包括包围所述源/漏极、所述反向掺杂阱241和所述另一掺杂区237三部分构成一整体的两 边的深度N型掺杂阱231和下面的N型埋入层221或N型衬底211 。如P-LDM0S没有被所述深 度N型掺杂阱231和下面的N型埋入层221或N型衬底211所包围，则为非隔离P-LDM0S。
此外，本实施例中N — LDM0S和P — LDM0S即可以是非对称的，也可以是对称的。图16所 示是非对称的N-LDMOS和非对称的P-LDMOS。非对称的P—LDMOS还包括另一源/漏极，该另一 源/漏极包含一位于所述沟道旁且紧挨着该沟道的另一 P型重掺杂区266。非对称的N—LDMOS 还包括另一源/漏极，该另一源/漏极包含一位于所述沟道旁且紧挨着该沟道的另一 N型重掺 杂区267。对称的P—LDMOS还包括另一源/漏极，该另一源/漏极包含一位于所述沟道旁且紧 挨着该沟道的另一 P型轻掺杂区256和一紧挨着该另一 P型轻掺杂区256的另一 P型重掺杂 区266。对称的N—LDMOS还包括另一源/漏极，该另一源/漏极包含一位于所述沟道旁且紧挨 着该沟道的另一 N型轻掺杂区257和一紧挨着该另一 N型轻掺杂区257的另一 N型重掺杂区 267。
对称的N-LDMOS已通过N型另一掺杂区238与同外延层222上的其它元器件隔离，而对称 的P—LDMOS既可以是非隔离的，也可以是隔离的。隔离的结构还包括包围所述源/漏极、所 述反向掺杂阱241和所述另一掺杂区237、所述另一源/漏极四部分构成一整体的两边的深度 N型掺杂阱231和下面的N型埋入层221或N型衬底211。如对称的P-LDMOS没有被所述深度 N型惨杂阱231和下面的N型埋入层221或N型衬底211所包围，则为对称非隔离P-LDMOS。
上述LDM0S也可以在N型外延层上实现，如图17所示，在所述衬底211上还设有一 N型 外延层223， P—LDMOS和N-LDMOS的沟道位于该外延层223表面，所述N—LDMOS的源/漏极 是N型轻掺杂区257和N型重掺杂区267，所述N—LDMOS的反向掺杂阱242是P型阱，所述 N—LDMOS的另一掺杂区238是N型掺杂区或由N型外延层223形成，其掺杂浓度低于所述反 向掺杂阱242。所述P—LDMOS的源/漏极是P型轻掺杂区256和P型重掺杂区266，所述P— LDM0S的反向掺杂阱241是N型阱，所述P—LDMOS的另一掺杂区237是P型掺杂区，其掺杂 浓度低于所述反向掺杂阱241 。
如图17,当外延层为N型时，所述P-LDMOS已通过P型另一掺杂区237与同外延层223上 的其它元器件隔离，而N—LD图S既可以是非隔离的，也可以是隔离的。隔离的结构如图17所 示，还包括包围所述源/漏极、所述反向掺杂阱242和所述另一掺杂区238三部分构成一整体 的两边的深度P型掺杂阱232和下面的P型埋入层224或P型衬底211。如N-LDMOS没有被所 述深度P型掺杂阱232和下面的P型埋入层224或P型衬底211所包围，则为非隔离N-LDM0S。
同样，在N型外延层上的N — LDMOS和P — LDMOS既可以是非对称的，也可以是对称的。图 17所示是非对称的N-LDM0S和非对称的P-LDMOS.非对称的P—LDM0S还包括另一源/漏极， 该另一源/漏极包含一位于所述沟道旁且紧挨着该沟道的另一 P型轻重杂区266。非对称的N 一LDM0S还包括另一源/漏极，该另一源/漏极包含一位于所述沟道旁且紧挨着该沟道的另一 N 型重掺杂区267。对称的P—LDM0S还包括另一源/漏极，该另一源/漏极包含一位于所述沟道 旁且紧挨着该沟道的另一 P型轻掺杂区256和一紧挨着该另一 P型轻掺杂区256的另一 P型 重掺杂区266。对称的N—LDM0S还包括另一源/漏极，该另一源/漏极包含一位于所述沟道旁 且紧挨着该沟道的另一 N型轻掺杂区257和一紧挨着该另一 N型轻掺杂区257的另一 N型重 掺杂区267。
对称的P-LDM0S已通过P型另一掺杂区237与同外延层223上的其它元器件隔离，而对称 的N—LDM0S既可以是非隔离的，也可以是隔离的。隔离的结构还包括包围所述源/漏极、所 述反向掺杂阱242和所述另一掺杂区238、所述另一源/漏极四部分构成一整体的两边的深度 P型掺杂阱232和下面的P型埋入层224或P型衬底211。如对称的N-LDMOS没有被所述深度 P型掺杂阱232和下面的P型埋入层224或P型衬底211所包围，则为对称非隔离N-LDMOS。
实施例三
如图14、 15所示， 一种集成LDM0S与CMOS的半导体器件，包括设于一半导体衬底211 上一 CMOS和一 LDMOS，所述CMOS包括一 躍0S和一 PM0S，所述LDMOS包括一 N —LDMOS和一 P 一LDM0S，其特征在于所述PMOS和所述醒0S分别包括
一位于该衬底211表面的沟道，位于该沟道上的栅极270，
一源/漏极，该源/漏极包含一轻掺杂区251、 252和紧挨着该轻掺杂区251、 252的重掺杂 区261、 262,
一与所述源/漏极掺杂类型相反的反向掺杂阱241、 242。 . 其特征还在于所述P-LDM0S和所述N-LDM0S分别包括 一位于该衬底211表面的沟道，位于该沟道上的栅极270，
一源/漏极，该源/漏极包含一位于所述沟道旁且紧挨着该沟道的轻掺杂区256、 257和一 紧挨着该轻掺杂区256、 257的重掺杂区266、 267;
一与所述源/漏极掺杂类型相反的反向掺杂阱241、 242，该反向掺杂阱241、 242位于该 沟道下方且完全包含该沟道；
一与所述源/漏极掺杂类型相反的反向掺杂区235、 236，该反向掺杂区235、 236位于所 述源/漏极的重掺杂区266、 267和所述反向掺杂阱241、 242之间。
如图14、 15所示，所述N—LDM0S的源/漏极的重掺杂区267的掺杂浓度比所述丽0S源/ 漏极的重掺杂区262的掺杂浓度低。
如图14、 15所示，所述P—LDM0S的源/漏极的重掺杂区266的掺杂浓度比所述PM0S源/ 漏极的重掺杂区261的掺杂浓度低。
如图14、 15所示，所述N—LDM0S和所述醒0S具有相同掺杂分布的反向掺杂阱242。
如图14、 15所示，所述P—LDM0S和所述PM0S具有相同掺杂分布的反向掺杂阱241。
实施例四
如图16、 17所示， 一种集成LDMOS与CMOS的半导体器件，包括设于一半导体衬底211 上一 CMOS和一 LDMOS，所述CMOS包括一 丽OS和一 PM0S，所述LDMOS包括一 N—LDMOS和一 P 一LDMOS,其特征在于所述PMOS和所述醒OS分别包括
一位于该衬底211表面的沟道，位于该沟道上的栅极270,
一源/漏极，该源/漏极包含一轻掺杂区251、 252和紧挨着该轻掺杂区251、 252的重掺杂 区261、 262，
一与所述源/漏极掺杂类型相反的反向掺杂阱241、 242。
其特征还在于所述P-LDMOS和所述N-LDM0S分别包括 一位于该衬底211表面的沟道， 位于该沟道上的栅极270，
一源/漏极，该源/漏极包含一位于所述沟道旁且紧挨着该沟道的轻掺杂区256、 257和一 紧挨着该轻掺杂区256、 257的重掺杂区266、 267;
一与所述源/漏极掺杂类型相反的反向惨杂阱241、 242,该反向掺杂阱241、 242位于该 沟道下方且完全包含该沟道；
一与所述源/漏极掺杂类型相同的另一掺杂区237、 238,该另一掺杂区237、 238包围所 述源/漏极的重掺杂区266、 267和轻掺杂区256、 257及所述反向惨杂阱241、 242。
如图16、 17所示，所述N — LDM0S的源/漏极的重掺杂区267的掺杂浓度比所述NM0S源/ 漏极的重掺杂区262的掺杂浓度低。
如图16、 17所示，所述P—LDM0S的源/漏极的重掺杂区266的掺杂浓度比所述PM0S源/ 漏极的重掺杂区261的掺杂浓度低。
如图16、 17所示，所述N — LDM0S与所述丽0S具有掺杂分布相同的反向掺杂阱242。
如图16、 17所示，所述P—LDM0S与所述PM0S具有掺杂分布相同的反向掺杂阱241。
下面将详细描述本发明上述四实施例的制造过程。必须指出的是本发明所提供的器件的 结构可通过许多不同的工艺方式来实现。这里所描述的实现方法只是其中的一种方法，该方法不应该构成对本发明的限制。
本发明的描述以在电源管理中的应用为背景，但是任何其它的将高压器件和低压器件集 成在一起的应用都将属本发明所涵盖的范围。本发明所指的低压器件是指被选用的CMOS工艺 中所采用的标准工作电压器件；而高压器件是指漏极/源极能承受比标准电压高的器件。栅极 电压不限，可以是与标准CMOS工艺相同的电压，或者比标准CMOS工艺更高或更低的电压。 只要漏极/源极电压高于标准电压即为本实施例所指的高压器件。例如，当选用0. 25微米CMOS 工艺时，标准器件的漏极/源极工作电压为2.5伏，这属于本发明所指的低压器件。而高压器 件是指漏极/源极所承受的电压高于2.5伏的器件，无论栅极所能承受的最高电压是高于、低 于或等于2.5伏。
图1到图13是制成本发明LDM0S器件的主要工艺流程剖面图。根据半导体行业的惯例， 本发明所有剖面图都不是按比例画的。下面对工艺的描述只是抓住实现本器件结构的主要的 工艺步骤。本领域的普通技术人员应当知道其中未提及的次要步骤，并且这些主要的工艺步 骤的描述并不能构成对本发明的限制。
图1为本发明的半导体器件完成埋入层和外延层后的剖面图。半导体器件由半导体衬底 211开始，然后在衬底211上生长一层外延层212。外延层212有时也可以不需要。通常21K 212均是P型，但也可以都是N型，或者其中一个是P型另一个是N型。本发明所指的P型和 N型是指因掺杂种类不同而最终使得半导体呈现不同的电极性。P型掺杂通常是注入硼元素， 但也可以是任何其它使半导体呈现P型的元素。N型掺杂通常是注入了氮(N)元素或砷(As) 元素，但也可是任何其它使半导体呈现N型的杂质。本实施例中的描述以P型衬底为例。先 将外延层212氧化，然后通过一掩膜版经光刻后，定位出需要埋入层221的地方。此处所提 到的光刻定位是半导体制作过程中常用的一道工艺。它是先将半导体表面均匀涂上光刻胶材 料，然后通过掩膜将无需掩膜的地方的光刻胶材料暴光后，再清除暴光的光刻胶材料。而留 下的光刻胶材料用于下一道工艺的掩膜。由于该光刻定位是半导体制作过程中常用的工艺， 在下述工艺中不再一一详述其过程。光刻定位出埋入层221后，将该处的氧化层腐蚀掉，以 光刻胶材料和氧化层为掩膜进行N型杂质注入，然后升温使注入的杂质扩散并激活形成埋入 层221。然后清除表面的光刻胶材料及氧化层，再在上面长一层外延层222。这层外延层222 可以是N型，也可以是P型。本实施例中以P型为例。通常这个外延层杂质浓度较轻，如l X10"到1X10"个每立方厘米。另外一种形成埋入层222的方法是先在衬底211和外延层212 上长外延层222，然后在需要埋入层221的地方通过掩膜光刻定位出埋入层221的位置后进行 杂质注入和高温扩散以激活注入的杂质形成埋入层221。此外，任何其它本领域所熟知的形成 埋入层的方法均属于本发明所覆盖的范围。
图2显示半导体工艺完成深度N型阱后的剖面图。在图1的基楚上光刻定位出需要深度N 型阱231、 235的地带，进行N型杂质注入，然后热扩散形成深度N型阱231、 235。图2下方 标出了 4个器件的形成位置，它们分别为PMOS、丽0S、 P-LDM0S、 N-LDM0S。为了简化工艺， N型阱231和235可以是同一个杂质分布。这使得在形成N型阱231、 235时，只需一次掩膜。 如果N型阱231、 235因为器件设计不同而需不同的杂质分布，则需经过两次掩膜来分别形成 N型阱231和235。图中P型阱236既可以是外延层222，也可以是通过一掩膜定位出的一深 度P型阱236。
图3显示半导体工艺完成隔离槽后的剖面图。常用形成隔离槽225的方法有两种。 一种 是浅槽隔离(Shallow Trench Isolation, STI)，另一种是基本的区域氧化隔离技术(Local Oxidation Of Silicon, L0C0S)。本实施例中以LOCOS为例。先通过一掩膜光刻定位出隔离 槽的位置，然后进行氧化，之后清除光刻胶材料及表面氧化层。图3显示形成隔离槽后，衬 底211被分成4个区域，它们之间由隔离槽分隔。这4个区域将分别形成不同的器件PM0S、 丽OS、 P-LDM0S和N-LDM0S。其中丽0S和PM0S是CMOS工艺中所提供的标准器件，属于本实 施例所定义的低压器件。这些器件主要是用于各种各样的电路设计，如控制器、信号处理器 等。而P-LDMOS和N-LDMOS是本实施例所定义的高压器件。通常用于功率转换的输出级，功 率器件的驱动电路中，有时也可用于控制电路中。
图4显示半导体工艺完成N型阱241步骤后的剖面图。先由掩膜光刻定位出需要N型阱 241的位置，然后通过N型杂质注入和热扩散而形成N型阱241。 N型阱241是形成PM0S和 P-LDM0S的重要一步。图中显示对P-LDMOS而言，这个N型阱241是注入到前面提到的深度阱 235内。通常N型阱的杂质浓度高于深度N型阱235和外延层222的杂质浓度。通常进行完N 型阱杂质注入后用同样的N型阱掩膜马上进行域值电压调整的杂质注入。PMOS和P-LDMOS可 以有不同的N型阱杂质分布，但为了使工艺简化，可采用同一杂质分布，以共用同一个掩膜。
图5显示半导体工艺完成P型阱242步骤后的剖面图。先由掩膜光刻定位出需要P型阱 242的地方，然后通过P型杂质注入和热扩散而形成P型阱242。P型阱是形成丽0S和N-LDMOS 的重要一步。图中显示对NMOS而言，这个P型阱是注入到前面提到的外延层222，对N-LDMOS 而言，这个P型阱是注入到前面提到的深度阱236内。通常P型阱的杂质浓度高于深度P型 阱236和外延层222的杂质浓度。通常进行完P型阱杂质注入后，用同样的P型阱掩膜立即 进行域值电压调整的杂质注入。刚OS和N-LDMOS可以有不同的P型阱杂质分布，但同样为了 使工艺简化，可采用同一杂质分布，以共用同一个掩膜。
上述图5和图4的工艺顺序可以互换。
图6显示出半导体工艺在完成栅极后的剖面图。先氧化形成栅极介质层275、 276至指定 厚度。介质层通常材料是二氧化硅。其它常用介质材料也属本发明所涵盖的范围。为了简化 工艺，提高开关频率，高压器件P-LDM0S和N-LDM0S的栅极介质276厚度最好和低压器件PM0S 和NM0S的栅极介质275厚度一致。这样只须经过一次氧化过程即可完成。有时需要高压器件 P-LDMOS或N-LDMOS的栅极介质276厚度高于低压器件PMOS和丽OS的栅极介质275厚度。这 时则需要进行两次氧化。在这种情况下，可先氧化形成厚的栅极介质276，然后通过一掩膜光 刻定位出需要薄的栅极介质275的区域。腐蚀掉该区域的介质，清除光刻胶材料，再氧化形 成低压器件PMOS和丽OS的栅极介质275。有时高压器件P-LDMOS或N-LDMOS的栅极介质由于 厚度过高，需在这一步进行一次域值电压调整杂质注入。栅极氧化层形成后，将多晶硅沉淀 到栅极介质275、 276上，然后用适当的杂质种类将多晶硅掺杂成N型或P型。然后通过高温 退火以激活掺杂。最后用一掩膜来定位栅极270。
图7显示半导体工艺完成N型低压轻掺杂区252和P型低压轻惨杂区251后的剖面图。 它们的位置分别由各自的掩膜光刻定位来确定。然后通过杂质注入而形成。注入N型杂质形 成该N型低压轻掺杂区252，注入P型杂质形成该P型低压轻掺杂区251。
图8显示半导体工艺形成N型高压轻摻杂区257和P型高压轻掺杂区256后的剖面图。N 型高压轻掺杂区257和P型高压轻惨杂区256的位置和宽度分别由各自的掩膜光刻定位来确 定，然后通过杂质注入而形成。N型高压轻掺杂区257注入N型杂质，P型高压轻掺杂区256 注入P型杂质。通常高压轻掺杂区257、 256比低压轻掺杂区的252、 251的掺杂浓度要低。 这个N型高压轻掺杂区257是形成N-LDMOS所必需的一步，它使得N-LDMOS这一极能承受高 于薩OS源极/漏极所能承受的电压。这个极通常是N LDMOS的漏极，但也可是源极。有时漏 极和源极同时都需要高压时，则漏极和源极都得引入这个高压轻掺杂区257。 P型高压轻掺杂 区256是形成P-LDMOS所必需的一步。它使得P-LDM0S此极能承受高于PM0S漏/源极所能承 受的电压。这个极通常是P-LDM0S的漏极，但也可是源极。
图9显示半导体工艺形成栅极侧墙结构271后的剖面图。栅极侧墙结构271通常是氧化 栅极多晶硅后紧跟着腐蚀掉栅极多晶硅表层的一部分氧化硅而形成。本领域的其它形成271 的方式也属在发明的范围之内。
图10显示半导体工艺形成丽0S和N-LDM0S重掺杂区262、 267后的剖面图。它们分别有 各自的掩膜光刻定位然后通过N型杂质注入而形成。对于醒0S来说，这个重掺杂区262形成 NM0S的源/漏极，对于N-LDM0S来说，重掺杂区267形成一个低压的源/漏极，另一个须承受
高压源/漏极由重掺杂区267和紧挨着的轻掺杂区257共同形成。通常为了简化工艺，低压器 件NMOS源/漏极的重掺杂区262具有和高压器件N-LDM0S源/漏极的重掺杂区267相同的掺杂 浓度分布。这样可共用一层掩膜来光刻定位。在特定的情况下，高压器件N-LDMOS源/漏极的 重掺杂区267可以拥有和低压器件NM0S源/漏极的重掺杂区262不同的掺杂分布以提高高压 器件的源/漏极的击穿电压。这样的话，各自需要不同的掩膜来光刻定位。另外高压器件 N-LDM0S源/漏极的重掺杂区267紧挨着高压器件N-LDM0S源/漏极的轻掺杂区257。
图11显示半导体工艺形成PM0S和P-L薩0S源/漏极重掺杂区261、 266后的剖面图。它 们分别有各自的掩膜光刻定位然后通过P型杂质注入而形成。对于PM0S来说，这个重掺杂区 261形成PM0S的源/漏极，对于P-LDM0S来说，重掺杂区266形成一个低压的源/漏极.，另一 个须承受高压的源/漏极由重惨杂区266和紧挨着的轻掺杂区256共同形成。通常为了简化工 艺，低压器件PM0S源极/漏极的重掺杂区261具有和高压器件P-LDM0S源/漏极的重掺杂区266 相同的掺杂浓度分布。这样可共用一层掩膜来光刻定位。在特定的情况下，高压器件P-LDMOS 源/漏极的重掺杂区266可以拥有和低压器件MTOS源/漏极的重掺杂区261不同的掺杂分布以 提高高压器件的源/漏极的击穿电压。另外高压器件P-LDM0S源/漏极的重掺杂区266紧挨着 高压器件P-LDM0S源/漏极的轻掺杂区256。
图10和图11的工艺顺序可以互换。
图12显示半导体工艺形成金属硅化物层268后的剖面图。首先通过一掩膜光刻定位隨0S、 PM0S、 N-LDM0S、 P-LDM0S中源/漏极需要形成金属硅化物层的部分，然后将表面的介质腐蚀掉， 沉淀金属材料(通常是铝)到硅衬底表面，最后高温退火。与硅表面接触的金属在高温退火 时与硅发生化学反应形成一层金属硅化物层268。然后将其余没有发生反应的金属腐蚀掉。
图13显示半导体工艺形成第一层金属连接口后的剖面图。先将完成上述步骤后的衬底全 部沉淀一层介质，然后通过一掩膜光刻定位出需要打开第一层金属连接口的地方。将该处的 介质腐蚀掉而形成图13中的介质280。
图14显示上述器件形成第一层金属连接285后的剖面图。将完成上述步骤后的衬底沉淀 一层金属材料(通常是铝)然后通过一掩膜光刻定位出不需要金属的地方，将该处金属腐蚀 掉，清除光刻胶材料后，留下来的金属形成第一层金属连接层285。图13和图14的工艺过程 可以重复许多次以形成多层金属连接。通常半导体流程拥有1到7层金属连接。
图14中P-LDM0S的深层N型阱235与N型阱241使用不同的掩膜来迸行水平定位。图中 显示深层N型阱235把N型阱241从旁边到下面全包了，实际上无须全包也可以。只须深层N 型阱235和N型阱241相接即可。这样的话保证深层N型阱235的电位通过N型阱241与外
界电路接触，不至于使该处的电位浮空。通常深层N型阱235要比N型阱241深许多，杂质 浓度也要轻许多。这个深层N型阱235与P型重掺杂区266及P型轻掺杂区256形成一个二 极管。该二极管的击穿电压决定该P-LDMOS的最大击穿电压。为了增大击穿电压，要使深层N 型阱杂质浓度越低越好，深度越深越好。该P-LDM0S的输出电容也主要是来源于上述二极管 的结电容。当深层N型阱杂质浓度越低，深度越深时，这个结电容也越小。N型阱241与标准 PM0S工艺中的N型阱一样，可以节省一掩膜。而且可以使得P-L函0S最小栅极线宽和PM0S的 一样或是非常接近。最终的栅极最小线宽由沟道的齐纳击穿(Punch Through)电压决定。由 于N型阱241杂质浓度通常比深层N型阱235高10倍以上，而且P-LDM0S轻掺杂区256杂质 浓度比重掺杂区266的低而且薄，大部分反向压降会降在轻掺杂区256。这样P-LDM0S栅极最 小线宽可以和PM0S栅极最小线宽长度一样或非常接近而不至于引沟道部位的齐纳击穿。而无 须象传统的P-LDMOS那样，为了防止齐纳击穿，栅极最小线宽要比相应的PMOS长许多。本发 明中的P-LDM0S由于栅极最小线宽可以做得很小，不但减小了沟道电阻，而且减小了栅极270 到N型阱241的电容，又由于深层阱235可以做到杂质浓度很低，而且很深，不但增大了漏 极到基极/源极的击穿电压，而且减小了漏极到基极/源极的电容。
同上，图14中N-L簡0S的深层P型阱236与P型阱242使用不同的掩膜来进行水平定位。 图中显示深层P型阱236把P型阱242从旁边到下面全包了，实际上无须全包也可以。只须 深层P型阱236和P型阱242相接即可。这样的话保证深层P型阱236的电位通过P型阱242 与外届电路接触，不至于使电位浮空。通常深层P型阱236要比P型阱242深许多，杂质浓 度也要轻许多。这个深层P型阱236与N型重掺杂区267及N型轻掺杂区257形成一个二极 管。该二极管的击穿电压决定该N-LDM0S的最大击穿电压。为了增大击穿电压，要使深层P 型阱杂质浓度越低越好，深度越深越好。该N-LDM0S的输出电容也主要是来源于上述二极管 的结电容。当深层P型阱杂质浓度越低，深度越深时，这个结电容也越小。P型阱242与标准 NM0S工艺中的P型阱一样，可以节省一掩膜。而且可以使得N-L簡0S最小栅极线宽和醒0S — 样或是非常接近。最终的栅极最小线宽由沟道的齐纳击穿电压决定。由于P型阱242杂质浓 度通常比深层P型阱236高10倍以上，而且N-LDM0S轻掺杂区257杂质浓度比重掺杂区267 的低而且薄，大部分反向压降会降在轻掺杂区257。这样N-LDM0S栅极最小线宽可以和NM0S 栅极最小线宽长度一样或非常接近而不至于引沟道部位的齐纳击穿。而无须象传统的N-LDM0S 那样，为了防止齐纳击穿，栅极最小线宽要比相应的NMOS长许多。本发明中的N-LDM0S由于 栅极最小线宽可以做得很小，不但减小了沟道电阻，而且减小了栅极270到N型阱242的电 容，又由于深层阱236可以做到杂质浓度很低，而且很深，不但增大了漏极到基极/源极的击
穿电压，而且减小了漏极到基极/源极的电容。
当外延层是P型掺杂时，由于N-LDM0S的P型阱也是P型掺杂，这样使得整个N-LDM0S 通过P型外延层/P型阱与同一外延层上的其它器件短路在一起。有时需要N-LDM0S与其它器 件隔离时，可象图14那样通过深度N型阱231和埋入层221将N-LDM0S与外延层222隔离。 如果衬底211是N型，则埋入层221也可不需要，直接将深度N型阱扩散到与N型衬底211 相接。
图15显示此类器件的另一种实现方式。器件上的原理、优点与上述图14的器件分析相 同。当外延层223为N型时，由于深层N型阱235和N型阱241均为N型，这样使P-LDM0S 通过外延层223与同一外延层上的其它器件连通。有时需要P-LDM0S与其它器件隔离时，可 象图15那样通过深度P型阱232和P型埋入层224将P-LDM0S与外延层222隔离。如果衬底 211是P型，则P型埋入层224也可不需要，直接将深度P型阱232扩散到与P型衬底211相 接即可。器件工作原理同上。由于外延层223为N型，此时深层N型阱235可采用N型外延 层223以节省一掩膜层。深层P型阱232也可采用与深层P型阱236同样的杂质分部而节省 一掩膜层。
图16显示此类器件的另一种实现方式。与图14不同的是，P-LDM0S中深层阱237是P型 而不是图14中的N型。这个P型既可是由P型参杂后扩散形成的P型阱，也可采用外延层222 以节省一掩膜层。此P型阱237和P型重掺杂区266通过P型外延层与同一衬底上的其他器 件相连。有时需要将此器件与同一衬底上的其他器件隔离，则应象图16那样通过此P型阱周 围的深层N型阱231和下面的N型埋入层221将此P-LDM0S隔离。为了提高击穿电压，P型阱 237杂质浓度要越低越好，而且P型阱237要比N型阱241深。因为此P型阱237与下面的N 型埋入层221形成一二极管，此二极管的击穿电压限制P-LDM0S的击穿电压。要提高P-LDM0S 的击穿电压， 一是减小此P型阱的参杂浓度，另一是加大此P型阱的深度。如果此P型阱采 用P外延层222，则浓度已由外延层而定，深度可由外延层的厚度来选择，无须过多的热扩散 过程，简化了工艺。N型阱241与图14中的一样，可以使此P-UDMOS栅极最小线宽与PMOS栅 极最小线宽长度一样或非常接近，不但减小了沟道电阻，而且减小了栅极270到N型阱241 的电容。
图16中N-LDM0S与图14不同的是深层阱238是N型而不是图14中的P型。由于此阱238 已是N型，已与P型衬底隔离，无需象图14那样釆取特别措施将N-LDMOS与外界隔离。为了 节省一掩膜，此N型阱238可采用与图16中将P-LDMOS隔离的深层N型阱231同样的的杂质 浓度分布。此N型阱238与下面的P外延层222和P衬底211形成一二极管，为了提高此类
N-LDM0S的击穿电压，N型阱238要越深越好，参杂浓度越低越好。P型阱242与图14中的一 样，可以使此N-LDMOS栅极最小线宽与NMOS栅极最小线宽长度一样或非常接近，不但减小了 沟道电阻，而且减小了栅极270到P型阱242的电容。
图17显示图16所示器件在N型外延层上的实现方式。当外延层223为N型时，深层P 型阱237将P-LDM0S与周围器件隔离。为了提高P-LDM0S击穿电压，该深层P型阱因越深越 好，掺杂浓度越低越好。N-LDM0S中深层N型阱238和N型重掺杂区267均为N型，这样使 N-LDM0S的源/漏极通过外延层223与其它器件连通。当N-LDM0S需要隔离时，如图17所示， 通过深层P型阱232与下面的P型埋入层224即可将此N-LDM0S隔离。或者直接将深层P型 阱扩散到与P型衬底接触也可将该N-L匿0S隔离。同前所述，为了使该N-LDMOS击穿电压增 高，深层N型阱238越深越好，而且掺杂浓度越低越好。为了减少一层掩膜层，该深层N型 阱238可以采用N型外延层223。
上述图14到图17所示的P-L隨0S和N-LDM0S均是单边高压的(通常是漏极为高压)，而 另一边是低压。有时需要P-LDM0S和N-LDM0S的源极和漏极同时能承受高压，这样只须将图 中源/漏极的高压结构复制到另一边的源/漏极，这样的器件将是一源极和漏极都能承受高压 的对称的器件。图14中所示器件变成源极和漏极都能承受高压的对称器件结构如图18所示。 对应于图15、 16、 17的源极和漏极都能承受高压的对称器件结构在此不再一一画出。
权利要求
1. 一LDMOS，包括一半导体衬底，一位于该衬底表面的沟道，以及位于该沟道上的一栅极，其特征在于还包括一源/漏极，该源/漏极包含一位于所述沟道旁且紧挨着该沟道的轻掺杂区和一紧挨着该轻掺杂区的重掺杂区；一与所述源/漏极掺杂类型相反的反向掺杂阱，该反向掺杂阱位于该沟道下方且完全包含该沟道；一与所述源/漏极掺杂类型相反的反向掺杂区，该反向掺杂区位于所述源/漏极的重掺杂区和所述反向掺杂阱之间。
2. 根据权利要求1所述的LDM0S，其特征在于所述源/漏极是P型轻掺杂区和P型重掺杂区， 所述反向掺杂阱是N型阱，所述反向掺杂区是N型掺杂区，其掺杂浓度低于所述反向掺杂 阱。
3. 根据权利要求2所述的LDM0S，其特征在于还包括包围所述源/漏极、所述反向掺杂阱和 所述反向掺杂区三部分构成一整体的两边的深度P型掺杂阱和下面的P型埋入层或P型衬 底。
4. 根据权利要求1所述的LDM0S，其特征在于在所述衬底上还设有一P型外延层，所述沟 道位于该外延层表面，所述源/漏极是N型轻掺杂区和N型重掺杂区，所述反向掺杂阱是P 型阱，所述反向掺杂区是由P型外延层形成的，其掺杂浓度低于所述反向掺杂阱。
5. 根据权利要求1所述的LDM0S，其特征在于在所述衬底上还设有一N型外延层，所述沟 道位于该外延层表面，所述源/漏极是P型轻掺杂区和P型重掺杂区，所述反向掺杂阱是N 型阱，所述反向掺杂区是由N型外延层形成的，其掺杂浓度低于所述反向掺杂阱。
6. 根据权利要求1所述的LDM0S，其特征在于所述源/漏极是N型轻掺杂区和N型重掺杂区， 所述反向掺杂阱是P型阱，所述反向掺杂区是P型掺杂区，其惨杂浓度低于所述反向掺杂 阱。 '
7. 根据权利要求6所述的LDM0S，其特征在于还包括包围所述源/漏极、所述反向掺杂阱和 所述反向掺杂区三部分构成一整体的两边的深度N型掺杂阱和下面的N型埋入层或N型衬 底。
8. 根据权利要求2或5所述的LDM0S，其特征在于还包括另一源/漏极，该另一源/漏极包 含一位于所述沟道旁且紧挨着该沟道的P型轻掺杂区和一紧挨着该P型轻掺杂区的P型重 掺杂区。
9. 根据权利要求4或6所述的LDM0S，其特征在于还包括另一源/漏极，该另一源/漏极包含一位于所述沟道旁且紧挨着该沟道的另一 N型轻掺杂区和一紧挨着该另一 N型轻掺杂区 的另一N型重掺杂区。
10. 根据权利要求2所述的LDM0S，其特征在于还包括另一源/漏极，该另一源/漏极包含一 位于所述沟道旁且紧挨着该沟道的P型轻掺杂区和一紧挨着该P型轻掺杂区的P型重掺杂 区，包围所述源/漏极、所述反向掺杂阱和所述反向掺杂区、所述另一源/漏极四部分构成 一整体的两边的深度P型掺杂阱和下面的P型埋入层或P型衬底。
11. 根据权利要求6所述的LDM0S，其特征在于还包括另一源/漏极，该另一源/漏极包含一 位于所述沟道旁且紧挨着该沟道的另一 N型轻掺杂区和一紧挨着该另一 N型轻掺杂区的另 一N型重掺杂区，包围所述源/漏极、所述反向掺杂阱和所述反向掺杂区、所述另一源/漏 极四部分构成一整体的两边的深度N型掺杂阱和下面的N型埋入层或N型衬底。
12. —种集成L歴0S与CMOS的半导体器件，包括设于一半导体衬底上一 CMOS和一 LDM0S，其 特征在于该UMOS包括 一位于该衬底表面的沟道，位于该沟道上的栅极， 一源/漏极，该源/漏极包含一位于所述沟道旁且紧挨着该沟道的轻掺杂区和一紧挨着该轻 掺杂区的重掺杂区；一与所述源/漏极掺杂类型相反的反向掺杂阱，该反向掺杂阱位于该沟道下方且完全包含 该沟道；一与所述源/漏极掺杂类型相反的反向掺杂区，该反向掺杂区位于所述源/漏极的重掺杂区 和所述反向掺杂阱之间。
13. 根据权利要求12所述的集成LDM0S与CMOS的半导体器件，其特征在于所述CMOS包括 一丽0S和一 PM0S，所述LDM0S包括一 N—LDM0S和一 P—L謹0S，该N—LDM0S的源/漏极 的重掺杂区的掺杂浓度比该NM0S源/漏极的重掺杂区的掺杂浓度低。
14. 根据权利要求12所述的集成LDM0S与CM0S的半导体器件，其特征在于所述CMOS包括 一NM0S和一PM0S，所述LDM0S包括一 N—LDM0S和一 P—LDM0S，该P—LDM0S的源/漏极 的重掺杂区的掺杂浓度比该PM0S源/漏极的重掺杂区的掺杂浓度低。
15. 根据权利要求12所述的集成LDM0S与CM0S的半导体器件，其特征在于所述CMOS包括 一NM0S和一PM0S，所述NMOS和所述PMOS均包括有沟道和沟道下的阱，所述LDM0S包括 一 N—LDM0S和一 P—LDMOS，该N—LDM0S的反向掺杂阱与该NMOS沟道下的阱具有相同的 掺杂分布。
16. 根据权利要求12所述的集成LDM0S与CM0S的半导体器件，其特征在于所述CMOS包括 一NM0S和一PM0S,所述NMOS和所述PMOS均包括有沟道和沟道下的阱，所述LDM0S包括 一 N — LDM0S和一 P — LDMOS，该P—LDMOS的反向掺杂阱与该PMOS沟道下的阱具有相同的 掺杂分布。
17. — LDM0S，包括一半导体衬底， 一位于该衬底表面的沟道，以及位于该沟道上的一栅极， 其特征在于还包括一源/漏极，该源/漏极包含一位于所述沟道旁且紧挨着该沟道的轻掺杂区和一紧挨着该轻 掺杂区的重掺杂区；一与所述源/漏极掺杂类型相反的反向掺杂阱，该反向掺杂阱位于该沟道下方且完全包含 该沟道；一与所述源/漏极掺杂类型相同的另一掺杂区，该另一掺杂区包围所述源/漏极的重掺杂区 和轻掺杂区及所述反向掺杂阱。
18. 根据权利要求17所述的L謹OS，其特征在于所述源/漏极是P型轻掺杂区和P型重掺杂 区，所述反向掺杂阱是N型阱，所述另一掺杂区是P型掺杂区，其掺杂浓度低于所述反向 掺杂阱。
19. 根据权利要求18所述的LDM0S，其特征在于还包括包围所述源/漏极、所述反向掺杂阱 和所述另一掺杂区三部分构成一整体的两边的深度N型掺杂阱和下面的N型埋入层或N型 衬底。
20. 根据权利要求17所述的LDM0S，其特征在于在所述衬底上还设有一P型外延层，所述沟 道位于该外延层表面，所述源/漏极是P型轻掺杂区和P型重掺杂区，所述反向掺杂阱是N 型阱，所述另一掺杂区是由P型外延层形成的，其掺杂浓度低于所述反向掺杂阱。
21. 根据权利要求17所述的LDM0S，其特征在于在所述衬底上还设有一N型外延层，所述沟 道位于该外延层表面，所述源/漏极是N型轻掺杂区和N型重惨杂区，所述反向掺杂阱是P 型阱，所述另一掺杂区是由N型外延层形成的，其掺杂浓度低于所述反向掺杂阱。
22. 根据权利要求17所述的LDM0S，其特征在于所述源/漏极是N型轻掺杂区和N型重掺杂 区，所述反向掺杂阱是P型阱，所述另一掺杂区是N型掺杂区，其掺杂浓度低于所述反向 掺杂阱。
23. 根据权利要求22所述的LDM0S，其特征在于还包括包围所述源/漏极、所述反向掺杂阱 和所述另一掺杂区三部分构成一整体的两边的深度P型掺杂阱和下面的P型埋入层或P型 衬底。
24. 根据权利要求18或20所述的LDM0S，其特征在于还包括另一源/漏极，该另一源/漏极 包含一位于所述沟道旁且紧挨着该沟道的P型轻掺杂区和一紧挨着该P型轻掺杂区的P型 重掺杂区。
25. 根据权利要求21或22所述的LDM0S，其特征在于还包括另一源/漏极，该另一源/漏极 包含一位于所述沟道旁且紧挨着该沟道的N型轻掺杂区和一紧挨着该N型轻掺杂区的N型 重掺杂区。
26. 根据权利要求18所述的LDM0S，其特征在于还包括另一源/漏极，该另一源/漏极包含一 位于所述沟道旁且紧挨着该沟道的另一 P型轻掺杂区和一紧挨着该另一 P型轻掺杂区的另 一P型重掺杂区，包围所述源/漏极、所述反向掺杂阱和所述另一掺杂区、所述另一源/漏 极四部分构成一整体的两边的深度N型掺杂阱和下面的N型埋入层或N型衬底。
27. 根据权利要求22所述的LDM0S，其特征在于还包括另一源/漏极，该另一源/漏极包含一 位于所述沟道旁且紧挨着该沟道的另一N型轻掺杂区和一紧挨着该另一N型轻掺杂区的另 一N型重掺杂区，包围所述源/漏极、所述反向掺杂阱和所述另一掺杂区、所述另一源/漏 极四部分构成一整体的两边的深度P型掺杂阱和下面的P型埋入层或P型衬底。
28. —种集成LDM0S与CMOS的半导体器件，包括设于一半导体衬底上一 CMOS和一 L画0S，其 特征在于该LDMOS包括 一位于该衬底表面的沟道，位于该沟道上的栅极， 一源/漏极，该源Z漏极包含一位于所述沟道旁且紧挨着该沟道的轻掺杂区和一紧挨着该轻 掺杂区的重掺杂区；一与所述源/漏极掺杂类型相反的反向掺杂阱，该反向掺杂阱位于该沟道下方且完全包含 该沟道；一与所述源/漏极掺杂类型相同的另一掺杂区，该另一掺杂区包围所述源/漏极的重掺杂区 和轻掺杂区及所述反向掺杂阱。
29. 根据权利要求28所述的集成LDM0S与CM0S的半导体器件，其特征在于所述CMOS包一 醒0S和一 PM0S，所述LDM0S包括一 N—LDM0S和一 P — LDM0S，该N—LDM0S的源/漏极的重 掺杂区的掺杂浓度比该^10S源/漏极的重掺杂区的摻杂浓度低。
30. 根据权利要求28所述的集成L画0S与CMOS的半导体器件，其特征在于所述CMOS包括 一陋OS和一 PM0S，所述LDMOS包括一 N—LDMOS和一 P — LDMOS，该P—LDM0S的源/漏极 的重掺杂区的掺杂浓度比该PM0S源/漏极的重掺杂区的掺杂浓度低。
31. 根据权利要求28所述的集成LDM0S与CM0S的半导体器件，其特征在于所述CMOS包括 一刚0S和一 PM0S，所述丽0S和所述PM0S均包括有沟道和沟道下的阱，所述LDM0S包括 一 N—LDM0S和一 P—LDM0S，该N —LDM0S的反向掺杂阱与该丽0S沟道下的阱具有相同的 掺杂分布。
32.根据权利要求28所述的集成LDM0S与CMOS的半导体器件，其特征在于所述CMOS包括 一NM0S和一PM0S，所述NMOS和所述PMOS均包括有沟道和沟道下的阱，所述LDMOS包括 一 N — LDM0S和一 P — LDMOS，该P—LDMOS的反向掺杂阱与该PMOS沟道下的阱具有相同的 掺杂分布。
全文摘要
本发明提供一种LDMOS及集成LDMOS与CMOS的半导体器件，其中集成LDMOS与CMOS的半导体器件，包括设于一半导体衬底上一CMOS和一LDMOS，其特征在于该LDMOS包括一位于该衬底表面的沟道，位于该沟道上的一栅极，一源/漏极，该源/漏极包含一位于所述沟道旁且紧挨着该沟道的轻掺杂区和一紧挨着该轻掺杂区的重掺杂区；一与所述源/漏极掺杂类型相反的反向掺杂阱，该反向掺杂阱位于该沟道下方且完全包含该沟道；一与所述源/漏极掺杂类型相反的反向掺杂区，该反向掺杂区位于所述源/漏极的重掺杂区和所述反向掺杂阱之间。本LDMOS充分利用CMOS已有的工艺，大大减化掩模层数。本发明提供的LDMOS具有开关速度快，导通电阻小，寄生电容低，成本低等优点。
文档编号H01L29/78GK101378075SQ20071014883
公开日2009年3月4日 申请日期2007年8月31日 优先权日2007年8月31日
发明者健 谭 申请人:健 谭