专利名称：用于减小芯片面积的半导体器件结构及其制备方法
技术领域：
本发明涉及一种用于减小芯片面积的半导体器件结构及其制备方法，尤其 涉及一种用于减小芯片面积的半导体器件结构及其制备方法，该方法适于通过 改变上拉晶体管和下拉晶体管的连接结构来减小SRAM(静态存储器)的面积。
背景技术：
半导体技术的方面已经集中于减小逻辑器件的芯片面积。例如，己经试图 改变半导体器件的焊盘形式或减小库逻辑区域。另一种方法涉及减小基本上包 括在不同半导体器件及逻辑器件中的SRAM的面积。SRAM是一种类型的半导体存储器，特别是具有触发器型存储单元的随机 存取存储器。由于只要保持施加电力该存储器能够保持其内容且不需要复杂的 刷新时钟，因此SRAM可能适用于小容量存储器或高速缓冲存储器中。如示例图1所示，具有上拉晶体管和下拉晶体管的连接结构的SRAM单 元。可以在两个下拉NMOS晶体管逻辑块中执行逻辑操作，而在包括以交叉 耦合形式布置的两个PMOS晶体管的上拉锁存器中执行上拉操作。区域100 示出上拉晶体管和下拉晶体管的连接结构。如示例图2所示，区域100中SRAM单元的配线连接结构。可以平行地 布置上拉晶体管和下拉晶体管，以便可以将第一上拉晶体管和第二上拉晶体管 布置在上部而可以将第一下拉晶体管和第二下拉晶体管布置在下部。为了保持 金属线路210的间距，可以将触点208连接到通过间隙彼此分离布置的金属线 路210。如示例图3所示，沿示例图2线X-X'的SRAM单元可包括在半导体衬 底中形成有源层202。随后可以在有源层202的部分区域上和/或之上形成栅极
电极204。随后可以在包括栅极电极204的有源层202上和/或之上形成栅极绝 缘膜206。为了暴露有源层202的最上表面的一部分，随后可以通过蚀刻栅极 绝缘膜206形成接触孔。随后可以通过在接触孔中填充导电材料形成接触插塞 208。随后可以在栅极绝缘膜206的部分区域上和/或之上形成金属线路210并 连接到接触插塞208。示例图2所示的上拉晶体管和下拉晶体管并联设置，以便可以将第一上拉 晶体管(PU1)和第二上拉晶体管(PU2)设置在上部而可以将第一下拉晶体 管(PD1)和第二下拉晶体管(PD2)设置在下部。为了由第一上拉晶体管和 第一下拉晶体管形成的反相器连接到相对反相器并且将由第二上拉晶体管和 第二下拉晶体形成的反相器连接到相对反相器，可以使用金属线路210。这可 能导致金属线路210以规则间隙彼此分离的布置，以便保持金属线路210的间 距。然而，由于这种SRAM具有如示例图2所示的配线连接结构，为了在保 持金属线路间距的同时提供多个集成晶体管，可能增加SRAM的总面积。发明内容实施例涉及一种具有减小芯片面积的半导体器件及一种制备方法，该方法 适于通过改变明显影响SRAM单元面积的上拉晶体管和下拉晶体管的连接结 构来减小SRAM的面积。实施例涉及一种具有减小芯片面积和减小SRAM单元面积的半导体器件， 通过改变嵌入到逻辑器件中的SRAM单元中上拉和下拉晶体管的连接方式， 以便减小芯片面积。实施例涉及一种具有减小芯片面积的半导体器件及一种制备方法，该方法 将SRAM单元中晶体管的布置从并联形式改变为串联形式并且用线式触点代 替金属线路。实施例涉及一种可以至少包括下列一个部件的半导体器件在SRAM之 上顺序串联布置的第一下拉晶体管、第一上拉晶体管、第二上拉晶体管和第二 下拉晶体管；在各个上拉和下拉晶体管之上形成的多个线式触点和金属线路。 根据实施例，为了将由第一下拉晶体管和第一上拉晶体管形成的反相器连接到 相对反相器，通过金属线路将在第一下拉晶体管和第一上拉晶体管之上形成的
线式触点彼此连接，而为了将由第二上拉晶体管和第二下拉晶体管形成的反相 器连接到相对反相器，通过金属线路将在第二上拉晶体管和第二下拉晶体管之 上形成的线式触点彼此连接。实施例涉及一种可以至少包括下列一个部件的半导体器件从SRAM之 上的上部相继形成串联的第一下拉晶体管、第一上拉晶体管、第二上拉晶体管 和第二下拉晶体管；并且在各个上拉晶体管和下拉晶体管之上形成线式触点和金属线路。根据实施例，形成线式触点和金属线路包括通过金属线路将在第一 下拉晶体管和第一上拉晶体管之上形成的线式触点彼此连接，以及通过金属线 路将在第二上拉晶体管和第二下拉晶体管之上形成的线式触点彼此连接。 实施例涉及一种用于制备半导体器件方法，该方法包括至少包括下列一个步骤在半导体衬底中形成包括绝缘膜的有源层；在有源层之上形成至少一个 栅极电极；暴露有源层的部分最上表面；在包括至少一个栅极电极的有源层之 上形成绝缘膜；在暴露至少一个栅极电极中的一个的最上表面的绝缘膜中形成 至少一个接触孔；在至少一个接触孔中形成接触插塞；并且随后在接触插塞的 最上表面之上形成短金属线路。
示例图1到3示出SRAM单元的电路图和配线连接结构； 示例图4示出根据实施例的SRAM的配线连接结构的视图； 示例图5A到5C示出根据实施例的制备SRAM单元的方法。
具体实施方式
如示例图4所示，用于减小芯片面积的SRAM单元的配线连接结构可以 包括从上部到下部顺序串联布置的第一下拉晶体管450、第一上拉晶体管452、 第二上拉晶体管454和第二下拉晶体管456。为了将一个反相器(其可以包括 第一下拉晶体管450和第一上拉晶体管452)连接到相对反相器并且将一个反 相器(其可以包括第二上拉晶体管454和第二下拉晶体管456)连接到相对反 相器，可以形成线式触点408，而不是仅由金属线路连接反相器。可以形成配线图形，以便可以由短金属线路410覆盖线式触点408的全部 接触插塞，因此减小SRAM单元的尺寸。 虽然实施例示出顺序布置的第一下拉晶体管450、第一上拉晶体管452、 第二上拉晶体管454和第二下拉晶体管456，可以根据设计需求，在以串联形 式布置晶体管的条件下，不同地改变晶体管的布置次序。如示例图5A所示，用于制备SRAM单元的方法可以包括在半导体衬底中 形成用于划分SRAM单元的包括绝缘膜400的有源层402。可以随后在有源层 402上和/或之上形成一对栅极电极404。可以随后通过干法蚀刻或湿法蚀刻使 用掩模图形蚀刻栅极电极404，用于暴露有源层402部分表面的掩模图形通过 曝光和显影形成。可以随后去除掩模图形。如示例图5B所示，随后可以在包括栅极电极404的有源层402上和/或之 上沉积绝缘膜406。随后可以选择性蚀刻绝缘膜406，以便由此形成暴露一个 栅极电极404最上表面的一部分的接触孔405。如示例图5C所示，为了形成接触插塞408，可以随后在接触孔405中填 充导电材料。随后可以通过化学机械抛光(CMP)工艺平整化接触插塞408。 为了覆盖接触插塞408的整个最上表面，可以随后形成短金属线路410。如上所述，可以将明显影响SRAM单元面积的上拉和下拉晶体管的布置 从并联形式改变为串联形式。还可以通过形式触点代替金属线路连接晶体管， 由此减小单元尺寸。虽然这里已经描述了实施例，应该理解的是，可以由本领域技术人员设计 出在本公开的原则的精神和范围内的多种其它修改和实施例。更加明确地，在 本公开、附图和权利要求范围内的目标组合布置的组分部分和/或布置中能够 进行不同的变化和修改。对于本领域技术人员，除了组分部分和/或布置中的 变化和修改，替代使用也将是显而易见的。
权利要求
1.一种装置，包括在SRAM之上串联布置的第一下拉晶体管、第一上拉晶体管、第二上拉晶体管和第二下拉晶体管；以及在各个上拉和下拉晶体管之上形成的多个线式触点和金属线路，其中为了将由所述第一下拉晶体管和第一上拉晶体管形成的反相器连接到相对反相器，通过金属线路将在所述第一下拉晶体管和第一上拉晶体管之上形成的线式触点彼此连接，而为了将由所述第二上拉晶体管和第二下拉晶体管形成的反相器连接到相对反相器，通过金属线路将在所述第二上拉晶体管和第二下拉晶体管之上形成的线式触点彼此连接。
2. 根据权利要求1所述的装置，其特征在于，所述上拉和下拉晶体管中 的每一个包括在有源层部分区域之上形成的栅极电极，在包括该栅极电极的有 源层之上形成的绝缘膜，和通过接触孔延伸并连接到该栅极电极的一部分的接 触插塞。
3. 根据权利要求2所述的装置，其特征在于，在所述接触插塞的整个最 上表面之上形成金属线路并且覆盖所述接触插塞的整个最上表面。
4. 一种方法，包括从SRAM之上的上部顺序形成串联的第一下拉晶体管、第一上拉晶体管、 第二上拉晶体管和第二下拉晶体管；以及在各个所述上拉晶体管和下拉晶体管之上形成线式触点和金属线路， 其中，形成线式触点和金属线路包括通过所述金属线路将在所述第一下拉 晶体管和第一上拉晶体管之上形成的线式触点彼此连接，以及通过所述金属线 路将在所述第二上拉晶体管和第二下拉晶体管之上形成的线式触点彼此连接。
5. 根据权利要求4所述的方法，其特征在于，所述线式触点将包括所述 第一下拉晶体管和第一上拉晶体管的反相器连接到相对反相器，并且还将包括 所述第二上拉晶体管和第二下拉晶体管的反相器连接到相对反相器。
6. 根据权利要求4所述的方法，其特征在于，顺序形成第一下拉晶体管、 第一上拉晶体管、第二上拉晶体管和第二下拉晶体管，其中每一个包括在衬底的有源层之上形成栅极电极；在包括栅极电极的有源层之上形成绝缘膜； 在绝缘膜中形成接触孔；以及随后在所述接触孔中形成用于连接至所述栅极电极的至少一部分的接触插塞。
7. 根据权利要求6所述的方法，其特征在于，形成接触孔包括蚀刻所述绝缘膜以至少暴露所述栅极电极最上表面的一部分。
8. 根据权利要求6所述的方法，其特征在于，形成接触插塞包括以导电材料填充接触孔；以及随后平整化所述导电材料。
9. 根据权利要求8所述的方法，其特征在于，在所述接触插塞的整个最 上表面之上形成金属线路。
10. 根据权利要求6所述的方法，其特征在于，所述接触孔通过蚀刻工艺 形成。
11. 一种方法，包括在半导体衬底中形成包括绝缘膜的有源层； 在所述有源层之上形成至少一个栅极电极； 暴露所述有源层的部分最上表面； 在包括至少一个栅极电极的有源层之上形成绝缘膜；在暴露所述至少一个栅极电极中的一个的最上表面的绝缘膜中形成至少 一个接触孔；在所述至少一个接触孔中形成接触插塞；以及随后 在所述接触插塞的最上表面之上形成短金属线路。
12. 根据权利要求11所述的方法，其特征在于，暴露所述有源层的部分 最上表面包括使用通过曝光和显影形成的掩模图形通过干法蚀刻来蚀刻所述至少一个 栅极电极；以及随后 去除所述掩模图形。
13. 根据权利要求11所述的方法，其特征在于，暴露所述有源层的部分 最上表面包括使用通过曝光和显影形成的掩模图形通过湿法蚀刻来蚀刻至少一个栅极 电极；以及随后去除所述掩模图形。
14. 根据权利要求11所述的方法，其特征在于，形成所述至少一个接触 孔包括蚀刻绝缘膜。
15. 根据权利要求ll所述的方法，其特征在于，形成接触插塞包括 以导电材料填充接触孔；以及随后平整化所述导电材料。
16. 根据权利要求15所述的方法，其特征在于，通过化学机械抛光工艺平整化所述导电材料。
17. 根据权利要求11所述的方法，其特征在于，为了覆盖所述接触插塞的整个最上表面形成所述短金属线路。
18. 根据权利要求11所述的方法，其特征在于，在所述绝缘膜中形成至 少一个接触孔包括形成暴露所述至少一个栅极电极中的一个的最上表面并且 暴露所述半导体衬底的最上表面的一对接触孔。
19. 根据权利要求18所述的方法，其特征在于，形成所述接触孔包括以导电材料填充所述接触孔；以及随后 平整化所述导电材料。
20. 根据权利要求19所述的方法，其特征在于，为了覆盖所述接触插塞 的整个最上表面形成短金属线路。
全文摘要
本发明公开了一种通过改变上拉晶体管和下列晶体管的连接结构来减小芯片面积的用于制备半导体器件的方法。该半导体器件可以包括含第一下拉晶体管、第一上拉晶体管、第二上拉晶体管和第二下拉晶体管的上拉和下拉晶体管，顺序串联布置的该第一下拉晶体管、第一上拉晶体管、第二上拉晶体管和第二下拉晶体管在SRAM上形成，以及在该各个上拉晶体管和下拉晶体管之上形成的线式触点和金属线路。为了将包含第一下拉晶体管和第一上拉晶体管的反相器连接到相对反相器，通过金属线路将在第一下拉晶体管和第一上拉晶体管之上形成的线式触点彼此连接，而为了将包含第二上拉晶体管和第二下拉晶体管的反相器连接到相对反相器，通过金属线路将在第二上拉晶体管和第二下拉晶体管之上形成的线式触点彼此连接。
文档编号H01L27/11GK101211923SQ20071030707
公开日2008年7月2日 申请日期2007年12月27日 优先权日2006年12月27日
发明者李勇勤 申请人:东部高科股份有限公司