一种数字低压差稳压器及其控制方法与流程
本发明涉及稳压器技术领域，尤其涉及一种数字低压差稳压器及其控制方法。
背景技术：
目前，ldo(lowdropoutregulator，低压差稳压器)作为电源管理电路已被广泛应用在便携式电子设备、无线能量传输系统等领域。传统的ldo为线性电路，相比于开关稳压器电路，其具有输出纹波小、电路结构简单、占用芯片面积小且可以实现全集成等优点。但由于其具有模拟电路特性，导致其工艺可迁移性较差，且难以在低电压下工作。因此，数字ldo结构应运而生，数字ldo具备数字电路特性，具有良好的工艺可迁移性，并且能够工作在较低的电源电压下。
传统的无片外电容的数字ldo包括一个电压比较器、一个计数器、一个pmosfet(metal-oxide-semiconductorfield-effecttransistor，金属-氧化层半导体场效晶体管)阵列和一个反馈电阻网络。当输出反馈电压小于基准电压时比较器输出低电平，反之输出高电平，计数器根据比较器的输出值来控制pmosfet阵列中晶体管导通数目，进而调整输出电压，最终达到稳定输出电压的目的。现有技术中，由于数字ldo中pmos晶体管在每个时钟周期只有一个发生跳变，所以数字ldo的响应速度较慢。因此，如何使数字低压差稳压器尽快达到稳压值以实现输出稳压成为待解决的问题。
技术实现要素：
本发明的实施例提供一种数字低压差稳压器及其控制方法，用于使数字低压差稳压器尽快达到稳压值以实现输出稳压。
为达到上述目的，本发明的实施例采用如下技术方案：
第一方面，提供一种数字低压差稳压器，包括：电压比较器、计数器、解码器、pmosfet阵列以及除法器；
电压比较器的输出端连接计数器的第一输入端，计数器的输出端连接解码器的输入端，解码器的输出端连接pmosfet阵列的输入端，pmosfet阵列的输出端分别连接电压比较器的正向输入端以及除法器的第一输入端，除法器的输出端连接计数器的第二输入端，电压比较器的负向输入端接收参考电压；
电压比较器用于通过正向输入端接收pmosfet阵列输出的实际电压，通过负向输入端接收参考电压，比较实际电压和参考电压获取电平信号，并将电平信号发送至计数器；
除法器用于根据为pmosfet阵列预配置的输出电压以及至少两个时钟周期内pmosfet阵列输出的实际电压进行计算，得出第一数值并将第一数值发送至计数器，其中第一数值对应解码器对pmosfet阵列中pmosfet控制的数量；
计数器用于根据电平信号以及第一数值生成控制信号，并将控制信号发送至解码器；
解码器用于接收计数器发送的控制信号并根据控制信号控制pmosfet阵列中晶体管的导通数目。
具体的，除法器具体用于根据公式
可选的，除法器还用于将n的值通过四舍五入取得整数c，通过进制转换将c的值转换为第一数值并发送至计数器，其中进制转换为将十进制数转换为二进制数。
可选的，计数器的第三输入端连接第一时钟信号端，除法器的第二输入端连接第二时钟信号端；
计数器还用于根据第一时钟信号端获取时钟周期；
除法器还用于存储pmosfet阵列预配置的输出电压，除法器还用于根据第二时钟信号端的时钟信号获取时钟周期。
可选的，该数字低压差稳压器还包括：反馈电阻网络，反馈电阻网络的第一端连接pmosfet阵列的输出端，反馈电阻网络的第二端接地；
反馈电阻网络用于对pmosfet阵列的输出端输出的电流进行分流。
第二方面，提供一种数字低压差稳压器的控制方法，用于控制第一方面实施例所述的数字低压差稳压器，该方法包括：
接收参考电压以及pmosfet阵列输出的目标电压，比较目标电压和参考电压获取电平信号；
根据为pmosfet阵列预配置的输出电压以及至少两个时钟周期内pmosfet阵列输出的实际电压进行计算，得出第一数值并将第一数值，第一数值对应pmosfet阵列中pmosfet控制的数量；
根据电平信号以及第一数值生成控制信号；
根据控制信号控制pmosfet阵列中晶体管的导通数目。
具体的，根据为pmosfet阵列预配置的输出电压以及至少两个时钟周期内pmosfet阵列输出的实际电压进行计算，包括：
根据公式
可选的，得出第一数值包括：
将n的值通过四舍五入取得整数c，通过进制转换将c的值转换为第一数值，其中进制转换为将十进制数转换为二进制数。
可选的，该方法还包括：获取时钟周期，存储pmosfet阵列预配置的输出电压。
可选的，该方法还包括：对pmosfet阵列输出的电流进行分流。
本发明实施例提供的数字低压差稳压器，包括：电压比较器、计数器、解码器、pmosfet阵列以及除法器；电压比较器通过正向输入端接收pmosfet阵列输出的实际电压，通过负向输入端接收参考电压，比较实际电压和参考电压获取电平信号，并将电平信号发送至计数器；除法器根据为pmosfet阵列预配置的输出电压以及至少两个时钟周期内pmosfet阵列输出的实际电压进行计算，得出第一数值并将第一数值发送至计数器，其中第一数值对应解码器对pmosfet阵列中pmosfet控制的数量；计数器根据电平信号以及第一数值生成控制信号，并将控制信号发送至解码器；解码器接收计数器发送的控制信号并根据控制信号控制pmosfet阵列中晶体管的导通数目，可以使数字低压差稳压器尽快达到稳压值以实现输出稳压。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明的实施例提供的数字低压差稳压器示意图之一；
图2为本发明的实施例提供的数字低压差稳压器中的pmosfet阵列图；
图3为本发明的实施例提供的数字低压差稳压器示意图之二；
图4为本发明的实施例提供的数字低压差稳压器的控制方法流程图；
图5为本发明的实施例提供的数字低压差稳压器的工作流程示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本申请中的“a和/或b”表示三种选择：a，或者，b，或者，a和b。也即“和/或”即可以表示“和“的关系，也可以表示“或”的关系。
还需要说明的是，本申请中的“第一”、“第二”等字样仅仅是为了对功能和作用基本相同的相同项或相似项进行区分，“第一”、“第二”等字样并不是在对数量和执行次序进行限定。
本发明的实施例提供一种数字低压差稳压器，参照图1所示，包括电压比较器10、计数器11、解码器12、pmosfet阵列13以及除法器14。
其中，电压比较器10的输出端连接计数器11的第一输入端，计数器11的输出端连接解码器12的输入端，解码器12的输出端连接pmosfet阵列13的输入端，pmosfet阵列13的输出端分别连接电压比较器10的正向输入端以及除法器14的第一输入端，除法器14的输出端连接计数器11的第二输入端，电压比较器10的负向输入端接收参考电压(英文：voltagereference，简称：vref)。
电压比较器10用于对正输入端的输入电压与负输入端的输入电压进行比较并输出电平信号。
电压比较器10用于通过正向输入端接收pmosfet阵列13输出的实际电压，通过负向输入端接收参考电压，比较实际电压和参考电压获取电平信号，并将电平信号发送至计数器11。
示例性的，电压比较器10的负向输入端的接收的参考电压是指测量电压值时，用作参考点的电压值，在低压差稳压器进行工作下，电压比较器10的正向输入端的输入电压为pmosfet阵列13的输出端的输出电压，电压比较器10对正输入端的输入电压与参考电压进行比较，当电压比较器10正输入端的输入电压大于参考电压，电压比较器10输出高电平信号，当电压比较器10正输入端的输入电压小于参考电压，电压比较器10输出低电平信号。
除法器14用于根据为pmosfet阵列预配置的输出电压以及至少两个时钟周期内pmosfet阵列输出的实际电压进行计算，得出第一数值并将第一数值发送至计数器11，其中第一数值对应解码器12对pmosfet阵列13中pmosfet控制的数量。
具体的，除法器14获取相邻两个周期内pmosfet阵列13输出的实际电压的变化值vx，需要说明的是，也可以将时钟周期范围扩大，设置为三个周期或者更多的时钟周期来测pmosfet阵列13输出的实际电压的变化值的平均值vx，即vx为至少两个周期内，每相邻两个周期之间pmosfet阵列输出的实际电压的变化值的平均值，本发明的实施例以相邻两个时钟周期为例进行说明，除法器14存储的pmosfet阵列13预配置的输出电压为vo，除法器14根据设置的公式
计数器11用于根据电平信号以及第一数值生成控制信号，并将控制信号发送至解码器12；
具体的，计数器11通过接收电压比较器10发送的高电平信号或低电平信号以及除法器14发送的第一数值生成控制信号，并将控制信号发送至解码器12。示例性的，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有rs触发器、t触发器、d触发器及jk触发器等。其不仅能记录输入时钟脉冲的个数，还可以实现分频、定时、产生节拍脉冲和脉冲序列等。例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。计数器的种类很多。按时钟脉冲输入方式的不同，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器和非二进制计数器；按计数过程中数字增减趋势的不同，可分为加计数器、减计数器和可逆计数器。
可选的，计数器11的第三输入端连接第一时钟信号端clk1，计数器11根据第一时钟信号端clk1获取时钟周期，除法器14的第二输入端连接第二时钟信号端，根据第二时钟信号端clk2的时钟信号获取时钟周期。需要说明的是，第一时钟信号端clk1与第二时钟信号端clk2输出的时钟信号是同步的，因此计数器11的时钟周期与除法器14的时钟周期同步。
解码器12用于接收计数器发送的控制信号并根据控制信号控制pmosfet阵列13中晶体管的导通数目。
具体的，解码器12将第一数值进行解析，即通过进制转换将第一数值转换为十进制数，该十进制数为正整数，并通过计数器11发送的高电平信号或低电平信号以及该十进制数判断有几个高电平信号或低电平信号，因为pmosfet阵列13中为pmos晶体管，pmos晶体管为高电平截止，低电平导通，因此当该十进制数为20时且电平信号为低电平，解码器12控制pmosfet阵列13中晶体管的导通数目为20。
示例性的，参照图2所示为本发明的实施例提供的数字低压差稳压器中的pmosfet阵列图，所述pmosfet阵列由多个pmos晶体管组成，连接所述pmosfet阵列13输入端的解码器12用于向所述pmosfet阵列输入m个高电平或低电平信号，当输入m个高电平信号时，则有m个pmos晶体管关断，当输入m个低电平信号时，则有m个pmos晶体管导通。
示例性的，对本发明实施例提供的数字低压差稳压器快速达到稳压值的过程作举例说明，在第一个时钟周期pmosfet阵列的输出端输出的电压为v1，v1＝0.2v，第二个时钟周期pmosfet阵列的输出端输出的电压为v2，v2＝0.25v,vx＝v2-v1＝0.05v,设除法器存储pmosfet阵列13预配置的输出电压v0为1.5v，根据公式
示例性的，在第一个时钟周期pmosfet阵列的输出端输出的电压为v1，v1＝0.2，第二个时钟周期pmosfet阵列的输出端输出的电压为v2，v2＝0.25v，第三个时钟周期pmosfet阵列的输出端输出的电压为v3，v3＝0.32v，
本发明实施例提供的数字低压差稳压器，包括：电压比较器、计数器、解码器、pmosfet阵列以及除法器；电压比较器通过正向输入端接收pmosfet阵列输出的实际电压，通过负向输入端接收参考电压，比较实际电压和参考电压获取电平信号，并将电平信号发送至计数器；除法器根据为pmosfet阵列预配置的输出电压以及至少两个时钟周期内pmosfet阵列输出的实际电压进行计算，得出第一数值并将第一数值发送至计数器，其中第一数值对应解码器对pmosfet阵列中pmosfet控制的数量；计数器根据电平信号以及第一数值生成控制信号，并将控制信号发送至解码器；解码器接收计数器发送的控制信号并根据控制信号控制pmosfet阵列中晶体管的导通数目，可以使数字低压差稳压器尽快达到稳压值以实现输出稳压。
可选的，本发明实施例提供的数字低压差稳压器中，参照图3所示，还包括：反馈电阻网络15，反馈电阻网络15的第一端连接pmosfet阵列13的输出端，反馈电阻网络15的第二端接地，反馈电阻网络15用于对pmosfet阵列13的输出端输出的电流进行分流。
示例性的，反馈电阻网络15包括一个电阻r1，该电阻r1用于对pmosfet阵列13的输出端的电流进行分流以避免数字低压差稳压器的电流过大而导致内部器件损坏。进一步的，该反馈电阻网络15也可以包括两个或两个以上的电阻以及其任意的组合连接方式，本发明对反馈电阻网络15中的电阻以及其互相的连接方式不做限定，只要能实现对pmosfet阵列13的输出端的电流进行分流的作用即可。
本发明实施例提供一种数字低压差稳压器的控制方法，用于控制上述实施例的提供的数字低压差稳压器，参照图4所示，该方法包括：
s11、接收参考电压以及pmosfet阵列输出的目标电压，比较目标电压和参考电压获取电平信号。
具体的，电压比较器的负向输入端的接收电压为参考电压，参考电压是指测量电压值时，用作参考点的电压值，在低压差稳压器进行工作下，电压比较器的正向输入端的输入电压为pmosfet阵列的输出端的输出电压，电压比较器对正输入端的输入电压与参考电压进行比较，当电压比较器正输入端的输入电压大于参考电压，电压比较器输出高电平信号，当电压比较器正输入端的输入电压小于参考电压，电压比较器输出低电平信号。
s12、根据为pmosfet阵列预配置的输出电压以及至少两个时钟周期内pmosfet阵列输出的实际电压进行计算，得出第一数值并将第一数值，第一数值对应pmosfet阵列中pmosfet控制的数量。
具体的，参照图5所示的数字低压差稳压器的工作流程示意图，除法器14获取相邻两个周期内pmosfet阵列13输出的实际电压的变化值vx，需要说明的是，也可以将时钟周期范围扩大，设置为三个周期或者更多的时钟周期来测pmosfet阵列13输出的实际电压的变化值的平均值vx，即vx为至少两个周期内，每相邻两个周期之间pmosfet阵列输出的实际电压的变化值的平均值，本发明的实施例以相邻两个时钟周期为例进行说明，除法器14存储的pmosfet阵列13预配置的输出电压为vo，除法器14根据设置的公式
示例性的，在第一个周期pmosfet阵列的输出端输出的电压为v1，v1＝0.2v，第二个周期pmosfet阵列的输出端输出的电压为v2，v2＝0.25v,vx＝v2-v1＝0.05v,设除法器存储pmosfet阵列13预配置的输出电压v0为1.5v，根据公式
示例性的，在第一个时钟周期pmosfet阵列的输出端输出的电压为v1，v1＝0.2v，第二个时钟周期pmosfet阵列的输出端输出的电压为v2，v2＝0.25v，第三个时钟周期pmosfet阵列的输出端输出的电压为v3，v3＝0.32v，
s13、根据电平信号以及第一数值生成控制信号。
具体的，计数器11通过接收电压比较器10发送的高电平信号或低电平信号以及除法器14发送的第一数值生成控制信号，并将控制信号发送至解码器12。示例性的，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有rs触发器、t触发器、d触发器及jk触发器等。其不仅能记录输入时钟脉冲的个数，还可以实现分频、定时、产生节拍脉冲和脉冲序列等。例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。计数器的种类很多。按时钟脉冲输入方式的不同，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器和非二进制计数器；按计数过程中数字增减趋势的不同，可分为加计数器、减计数器和可逆计数器。
可选的，获取时钟周期具体为计数器根据第一时钟信号端clk1获取时钟周期，除法器14根据第二时钟信号端clk2的时钟信号获取时钟周期。需要说明的是，第一时钟信号端clk1与第二时钟信号端clk2输出的时钟信号是同步的，因此计数器11的时钟周期与除法器14的时钟周期同步。
s14、根据控制信号控制pmosfet阵列中晶体管的导通数目。
具体的，解码器12将第一数值进行解析，即通过进制转换将第一数值转换为十进制数，该十进制数为正整数，并通过计数器11发送的高电平信号或低电平信号以及该十进制数判断有几个高电平信号或低电平信号，因为pmosfet阵列13中为pmos晶体管，pmos晶体管为高电平截止，低电平导通，因此当该十进制数为20时，电平信号为低电平，则解码器12控制pmosfet阵列13中晶体管的导通数目为20。
本发明实施例提供的数字低压差稳压器的控制方法，通过接收参考电压以及pmosfet阵列输出的目标电压，比较目标电压和参考电压获取电平信号，根据为pmosfet阵列预配置的输出电压以及至少两个时钟周期内pmosfet阵列输出的实际电压进行计算，得出第一数值并将第一数值，第一数值对应pmosfet阵列中pmosfet控制的数量，根据电平信号以及第一数值生成控制信号，根据控制信号控制pmosfet阵列中晶体管的导通数目，可以使数字低压差稳压器尽快达到稳压值以实现输出稳压。
可选的，本发明实施例提供的数字低压差稳压器的控制方法还包括：对pmosfet阵列的输出电流进行分流。
示例性的，反馈电阻网络15包括一个电阻r1，该电阻r1对pmosfet阵列13的输出端的电流进行分流以避免数字低压差稳压器的电流过大而导致内部器件损坏。进一步的，该反馈电阻网络15也可以包括两个或两个以上的电阻以及其任意的组合连接方式，本发明对反馈电阻网络15中的电阻以及其互相的连接方式不做限定，只要能实现对pmosfet阵列13的输出端的电流进行分流的作用即可。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
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