一种集成自适应基准缓冲器的低压差线性稳压器的制造方法
【专利摘要】本发明公开了一种集成自适应基准缓冲器的低压差线性稳压器，通过自适应增加自适应基准缓冲器中的偏置电流，来自动调节缓冲基准电压值，抵消由负载电流增加引起的输出电压下降。这样克服了现有片上集成低压差线性稳压器在运算放大器增益较低时，负载调整率变差的问题。在实际的电路配置时，不需要过多额外的辅助电路，也不需要任何电阻和电容，结构简单，可以在低功耗下实现快速的瞬态响应，同时提升负载调整率。
【专利说明】一种集成自适应基准缓冲器的低压差线性稳压器
【技术领域】
[0001] 本发明属于电源管理【技术领域】，更为具体地讲，涉及一种集成自适应基准缓冲器 的低压差线性稳压器。
【背景技术】
[0002] 低压差线性稳压器作为电源管理系统的重要组成部分，由于其噪声低、结构简单 同时有良好的负载调整率等优异特性，在各类手持电子设备中和植入式设备中有着广泛的 应用。
[0003] 低压差线性稳压器主要分为常规低压差线性稳压器和片上集成低压差线性稳压 器两类，常规低压差线性稳压器需要在片外增加一个容值为〇. 1?10 μ F输出滤波电容，该 电容用于吸收瞬态转换期间的输出电压过冲和下冲，同时也保证低压差线性稳压器稳定。 然而，0. 1?IOyF的滤波电容无法实现片上集成，只能通过芯片焊盘连接到印制电路板上 的片外电容实现，然而芯片焊盘会占用大量的面积，同时芯片焊盘到芯片引脚的连接线会 引入寄生电感和寄生电阻，影响芯片性能，另外〇. 1?IOyF的片外电容也会增加系统成 本。
[0004] 针对这些缺点，片上集成低压差线性稳压器被提出。片上集成低压差线性稳压器 输出电容范围仅为0?100PF。片上集成的低压差线性稳压器结构简单，可以完全集成在芯 片内部，并放置在被供电的电路模块旁，同时可以消除外部的片外电容，节省芯片焊盘和相 关引脚的面积，加快制造过程，因此广泛被应用。然而，片上集成低压差线性稳压器由于没 有大的输出电容器吸收的输出电压的上冲和下冲，瞬态性能是非常关键的。
[0005] 典型的改善瞬态性能方法是增加了运算放大器的偏置电流，然而低功耗设计中并 不希望高静态电流。自适应偏置电路采集负载电流的小部分，提高运算放大器偏置电流，是 在片上低压差线性稳压器设计一种广泛使用的方法。自适应偏置电路可以在不增加轻负载 静态电流的条件下限制提升LDO的瞬态性能。
[0006] 在文献"A High Slew-Rate Push-Pull Output Amplifier for Low-Quiescent Current Low-Dropout Regulators With Transient-Response Improvement" （IEEE Trans. Circuits Syst. II，Exp. Briefs，vol. 54, no. 9, pp. 755-759, Sep. 2007)提出了一种 低压差线性稳压器，和常规运算放大器不同，高转换率推挽输出放大器的输出电流不由运 放放大器的偏置电流决定，而是取决于由输入的差分电压的差值和输入晶体管对中的过驱 动电压。自适应偏置电路可以进一步改善基于高转换率推挽输出放大器低压差线性稳压器 的瞬态性能。然而，在重负载时，偏置电流增加会拉低了缓冲输出基准电压?VREF，从而影 响到负载调整率。
【发明内容】
[0007] 本发明的目的在于克服现有技术的不足，提供一种集成自适应基准缓冲器的低压 差线性稳压器，进一步改善片上集成低压差线性稳压器的负载调整率和瞬态响应性能。
[0008] 为实现上述发明目的，本发明一种自适应基准缓冲器，其特征在于，包括：
[0009] 一恒定偏置电压生成电路，包括PMOS管MP9、NMOS管MN7、NMOS管MN8 ;
[0010] PMOS管MP9的漏极、PMOS管MP9的栅极、NMOS管MN8的漏极相连，接PMOS管的恒 定偏置电压VBP，PMOS管MP9的源极接电源电压VDD ;
[0011] NMOS管丽7的栅极、NMOS管丽7的漏极、NMOS管MN8的栅极与外部恒定电流源IB 相连，用于产生NMOS管的恒定偏置电压VBN ;NM0S管MN7和MN8的源极均接地；
[0012] 一控制电压生成电路，包括PMOS管MP5、PMOS管MP6和NMOS管MM ;
[0013] 外部的基准电压源VREF与PMOS管MP5的漏极和PMOS管MP6的源极相连接，PMOS 管MP5的栅极连接PMOS管的恒定偏置电压VBP，PMOS管MP5的源极接电源电压VDD ;
[0014] PMOS管MP6的栅极、PMOS管MP6的源极和NMOS管MM的漏极相连接；
[0015] NMOS管MM的栅极接NMOS管的恒定偏置电压VBN，NMOS管MM的源极接地；
[0016] -精确电压跟随器，包括PMOS管MPl、PMOS管MP2、PMOS管MP3、PMOS管MP4和 NMOS 管 MNl、NMOS 管 MN2、NMOS 管 MN3 ;
[0017] PMOS管MPl、PM0S管MP2、PM0S管MP4的源极均连接电源电压VDD，PMOS管MPl的 栅极、PMOS管MP4的栅极均连接PMOS管的恒定偏置电压VBP，PMOS管MPl的漏极、PMOS管 MP2的栅极和NMOS管丽1的漏极相连接；
[0018] PMOS管MP2的漏极、PMOS管MP3的源极相连，接缓冲输出基准电压?VREF ;
[0019] PMOS管MP3的漏极、NMOS管MNl源极和NMOS管MN2的漏极相连，接入到自适应基 准控制电路的NMOS管MN6漏极；PMOS管MP3的栅极、NMOS管丽3的源极相连，接控制电压 生成电路的PMOS管MP6的栅极；
[0020] PMOS管MP4的漏极、NMOS管丽3的栅极、NMOS管丽3的漏极和NMOS管丽1的栅 极均相连接；
[0021] NMOS管MN2的栅极接NMOS管的恒定偏置电压VBN，NMOS管MN2的源极接地；
[0022] 一自适应偏置电压生成器，包括PMOS管MP7、PMOS管MP8和NMOS管MN5 ;
[0023] PMOS管MP7的栅极连接调整管栅极电压VG，PMOS管MP7的源极接电源电压VDD， PMOS管MP7的漏极接PMOS管MP8的源极；
[0024] PMOS管MP8的栅极接控制电压生成电路的PMOS管MP6的栅极，即控制电压生成电 路的输出电压，PMOS管MP8的漏极、NMOS管MN5的漏极、NMOS管MN5的栅极、NMOS管MN6 的栅均相连，接入到NMOS管的自适应偏置电压VBNA ;
[0025] NMOS管MN5的源极接地；
[0026] 一自适应基准控制器，包括NMOS管丽6 ;
[0027] NMOS管MN6的源极接地；NMOS管MN6的漏极接精确电压跟随器的NMOS管MN2的 漏极，NMOS管MN6的栅极接入到NMOS管的自适应偏置电压VBNA ;通过NMOS管MN6动态增 加缓冲器偏置电流，自动调节缓冲基准电压值。
[0028] 进一步地，集成自适应基准缓冲器的低压差线性稳压器，其特征在于，包括：运算 放大器和调整管；
[0029] 所述的运算放大器包括PMOS管MP11、PMOS管MP12、PMOS管MP13、PMOS管MP14、 PMOS 管 MP17、PM0S 管 MP18 和 NMOS 管 MN1UNM0S 管 MN12、NM0S 管 MN13、NM0S 管 MN14、NM0S 管 MN15、NMOS 管 MN16、NMOS 管 MN17、NMOS 管 MN18 ;
[0030] PMOS管MPl 1的栅极、PMOS管MPl 1的漏极、PMOS管MP13的漏极、NMOS管MNl 1漏 极、NMOS管MN13漏极均相连接，PMOS管MPll的源极和PMOS管MP14的源极接调整管MP的 漏极，作为低压差线性稳压器的输出VOUT ;
[0031] PMOS管MP12的源极和PMOS管MP13的源极相连，接缓冲输出基准电压?VREF， PMOS管MP12的栅极、PMOS管MP12的漏极、PMOS管MP14的栅极、NMOS管MN12漏极、NMOS 管MNl4漏极均相连接；
[0032] PMOS管MP13的漏极、NMOS管MN15的栅极、NMOS管MN15的漏极、NMOS管MN18的 栅极均相连，接运算放大器输出级NMOS管栅极电压VN ;
[0033] PMOS管MP14的漏极、NMOS管MN16的栅极、NMOS管MN16的漏极、和NMOS管MN17 的栅极均相连接；
[0034] PMOS管MP17、PMOS管MP18、调整管MP的源极均连接外部电源电压VDD ;
[0035] PMOS管MP17的栅极、PMOS管MP17的漏极、PMOS管MP18的栅极和NMOS管MN17 的漏极相连，接运算放大器输出级PMOS管栅极电压VP ;
[0036] PMOS管MP18的漏极、NMOS管丽18的漏极、调整管MP的栅极均相连接；
[0037] NMOS 管 MN11、NMOS 管 MN12、NMOS 管 MN13、NMOS 管 MN14、NMOS 管 MN15、NMOS 管 MN16、NMOS管MN17、NMOS管MN18的源极均连接到地；
[0038] NMOS管丽11、NMOS管丽12的栅极均连接NMOS管的偏置电压VBN ;
[0039] NMOS管丽13和NMOS管丽14的栅极均连接NMOS管自适应偏置电压VBNA ;
[0040] 在运算放大器的外部，反向输入端连接缓冲输出基准电压?VREF，同相输入端连 接低压差线性稳压器的输出V0UT，输出端连接调整管的栅极；调整管的源极连接外部电源 电压VDD，调整管的漏极作为低压差线性稳压器的输出端。
[0041] 本发明的发明目的是这样实现的：
[0042] 本发明一种集成自适应基准缓冲器的低压差线性稳压器，通过自适应增加自适应 基准缓冲器中的偏置电流，来自动调节缓冲基准电压值，抵消由负载电流增加引起的输出 电压下降。这样克服了现有片上集成低压差线性稳压器在运算放大器增益较低时，负载调 整率变差的问题。在实际的电路配置时，不需要过多额外的辅助电路，也不需要任何电阻和 电容，结构简单，可以在低功耗下实现快速的瞬态响应，同时提升负载调整率。
[0043] 同时，本发明自适应电流倍增电路及集成该电路的低压差线性稳压器还具有以下 有益效果：
[0044] (1)、本发明一自适应电流倍增电路，将稳压器在中载和重载时的静态电流提升到 轻载时特定倍数，因此稳压器在中载和重载时的静态电流不会受到负载条件、温度和工艺 的影响，稳定性和鲁棒性明显优于传统的自适应偏置电流技术。
[0045] (2)、集成自适应电流倍增电路的低压差线性稳压器的静态电流低、响应速度快， 适合于医疗电子应用。
【专利附图】
【附图说明】
[0046] 图1是本发明一种集成自适应基准缓冲器的低压差线性稳压器原理方框图；
[0047] 图2是图1所示的自适应基准缓冲器的一种实施电路图；
[0048] 图3是图1所示集成自适应基准缓冲器的低压差线性稳压器的一种实施电路图；
[0049] 图4是集成自适应基准缓冲器的低压差线性稳压器结构图。
【具体实施方式】
[0050] 下面结合附图对本发明的【具体实施方式】进行描述，以便本领域的技术人员更好地 理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许 会淡化本发明的主要内容时，这些描述在这里将被忽略。
[0051] 实施例
[0052] 图1是本发明一种集成自适应基准缓冲器的低压差线性稳压器原理方框图。
[0053] 在本实施例中，如图1所示，本发明主要包括自适应基准缓冲器、运算放大器和调 整管MP ;
[0054] 在自适应基准缓冲器的外部有一个连接外部的基准电压源VREF输入端和一个连 接缓冲输出基准电压?VREF输出端；在自适应基准缓冲器的内部，包括恒定偏置电压生成 电路、控制电压生成电路、精确电压跟随器、自适应基准控制器，自适应偏置电压生成器；
[0055] 偏置电压生成电路产生PMOS管和NMOS管的恒定偏置电压；控制电压生成电路输 入端接外部的基准电压源VREF，输出端电压为外部的基准电压源VREF减去PMOS管的栅 源电压；精确电压跟随器的输入端接控制电压生成电路的输出，输出端为缓冲输出基准电 压?VREF，外部的基准电压源VREF值等于缓冲输出基准电压?VREF ;
[0056] 自适应偏置电压生成器输入控制信号为调整管MP的栅极电压，通过采集到的小 部分负载电流，动态增加缓冲器偏置电流，输出信号为NMOS管自适应偏置电压VBNA连接到 低压差线性稳压器的运算放大器和自适应基准控制器，自适应基准控制器输入控制信号为 NMOS管自适应偏置电压VBNA，动态增加缓冲器偏置电流，自动调节缓冲基准电压值，抵消 由负载电流增加引起的输出电压下降，输出连接到精确电压跟随器。
[0057] 低压差线性稳压器主电路包括运算放大器和调整管MP ;其中，运算放大器的反向 输入端连接缓冲输出基准电压?VREF，同相输入端连接低压差线性稳压器输出电压V0UT， 输出端连接调整管MP的栅极；调整管的源极连接外部电源电压VDD，调整管的漏极作为所 述低压差线性稳压器的输出端。
[0058] 图2是图1所示的自适应基准缓冲器的一种实施电路图
[0059] 在本实施例中，如图2所示，自适应基准缓冲器，包括：
[0060] 恒定偏置电压生成电路，包括PMOS管MP9、NMOS管MN7、NMOS管MN8 ;
[0061 ] PMOS管MP9的漏极、PMOS管MP9的栅极、NMOS管MN8的漏极相连，接PMOS管的恒 定偏置电压VBP，PMOS管MP9的源极接电源电压VDD ;
[0062] NMOS管丽7的栅极、NMOS管丽7的漏极、NMOS管MN8的栅极与外部恒定电流源IB 相连，用于产生NMOS管的恒定偏置电压VBN ;NM0S管MN7和MN8的源极均接地；
[0063] 控制电压生成电路，包括PMOS管MP5、PMOS管MP6和NMOS管MM ;
[0064] 外部的基准电压源VREF与PMOS管MP5的漏极和PMOS管MP6的源极相连接，PMOS 管MP5的栅极连接PMOS管的恒定偏置电压VBP，PMOS管MP5的源极接电源电压VDD ;
[0065] PMOS管MP6的栅极、PMOS管MP6的源极和NMOS管MM的漏极相连接；
[0066] NMOS管MM的栅极接NMOS管的恒定偏置电压VBN，NMOS管MM的源极接地；
[0067] 精确电压跟随器，包括PMOS管MPUPM0S管MP2、PMOS管MP3、PMOS管MP4和NMOS 管 MNl、NMOS 管 MN2、NMOS 管 MN3 ;
[0068] PMOS管MPl、PM0S管MP2、PM0S管MP4的源极均连接电源电压VDD，PMOS管MPl的 栅极、PMOS管MP4的栅极均连接PMOS管的恒定偏置电压VBP，PMOS管MPl的漏极、PMOS管 MP2的栅极和NMOS管丽1的漏极相连接；
[0069] PMOS管MP2的漏极、PMOS管MP3的源极相连，接缓冲输出基准电压?VREF ;
[0070] PMOS管MP3的漏极、NMOS管MNl源极和NMOS管MN2的漏极相连，接入到自适应基 准控制电路的NMOS管MN6漏极；PMOS管MP3的栅极、NMOS管丽3的源极相连，接控制电压 生成电路的PMOS管MP6的栅极；
[0071 ] PMOS管MP4的漏极、NMOS管MN3的栅极、NMOS管MN3的漏极和NMOS管MNl的栅 极均相连接；
[0072] NMOS管MN2的栅极接NMOS管的恒定偏置电压VBN，NMOS管MN2的源极接地；
[0073] 自适应偏置电压生成器，包括PMOS管MP7、PMOS管MP8和NMOS管MN5 ;
[0074] PMOS管MP7的栅极连接调整管栅极电压VG，PMOS管MP7的源极接电源电压VDD， PMOS管MP7的漏极接PMOS管MP8的源极；
[0075] PMOS管MP8的栅极接控制电压生成电路的PMOS管MP6的栅极，即控制电压生成电 路的输出电压，PMOS管MP8的漏极、NMOS管MN5的漏极、NMOS管MN5的栅极、NMOS管MN6 的栅均相连，接入到NMOS管的自适应偏置电压VBNA ;
[0076] NMOS管MN5的源极接地；
[0077] 自适应基准控制器，包括NMOS管MN6 ;
[0078] NMOS管MN6的源极接地；NMOS管MN6的漏极接精确电压跟随器的NMOS管MN2的 漏极，NMOS管MN6的栅极接入到NMOS管的自适应偏置电压VBNA ;通过NMOS管MN6动态增 加缓冲器偏置电流，自动调节缓冲基准电压值。
[0079] 图3是图1所示集成自适应基准缓冲器的低压差线性稳压器的一种实施电路图。
[0080] 在本实施例中，如图3所示，包括：运算放大器和调整管；其中，运算放大器包括 PMOS 管 MP1UPM0S 管 MP12、PM0S 管 MP13、PM0S 管 MP14、PM0S 管 MP17、PM0S 管 MP18 和 NMOS 管 MN11、NMOS 管 MN12、NMOS 管 MN13、NMOS 管 MN14、NMOS 管 MN15、NMOS 管 MN16、NMOS 管 MN17、NM0S 管 MN18 ;
[0081 ] PMOS管MPl 1的栅极、PMOS管MPl 1的漏极、PMOS管MP13的漏极、NMOS管MNl 1漏 极、NMOS管MN13漏极均相连接，PMOS管MPll的源极和PMOS管MP14的源极接调整管MP的 漏极，作为低压差线性稳压器的输出VOUT ;
[0082] PMOS管MP12的源极和PMOS管MP13的源极相连，接缓冲输出基准电压?VREF， PMOS管MP12的栅极、PMOS管MP12的漏极、PMOS管MP14的栅极、NMOS管MN12漏极、NMOS 管MNl4漏极均相连接；
[0083] PMOS管MP13的漏极、NMOS管MN15的栅极、NMOS管MN15的漏极、NMOS管MN18的 栅极均相连，接运算放大器输出级NMOS管栅极电压VN ;
[0084] PMOS管MP14的漏极、NMOS管MN16的栅极、NMOS管MN16的漏极、和NMOS管MN17 的栅极均相连接；
[0085] PMOS管MP17、PMOS管MP18、调整管MP的源极均连接外部电源电压VDD ;
[0086] PMOS管MP17的栅极、PMOS管MP17的漏极、PMOS管MP18的栅极和NMOS管MN17 的漏极相连，接运算放大器输出级PMOS管栅极电压VP ;
[0087] PMOS管MP18的漏极、NMOS管丽18的漏极、调整管MP的栅极均相连接；
[0088] NMOS 管 MN11、NMOS 管 MN12、NMOS 管 MN13、NMOS 管 MN14、NMOS 管 MN15、NMOS 管 MN16、NMOS管MN17、NMOS管MN18的源极均连接到地；
[0089] NMOS管丽11、NMOS管丽12的栅极均连接NMOS管的偏置电压VBN ;
[0090] NMOS管丽13和NMOS管丽14的栅极均连接NMOS管自适应偏置电压VBNA ;
[0091] 在运算放大器的外部，反向输入端连接缓冲输出基准电压?VREF，同相输入端连 接低压差线性稳压器的输出V0UT，输出端连接调整管的栅极；调整管的源极连接外部电源 电压VDD，调整管的漏极作为低压差线性稳压器的输出端。
[0092] 图4是集成自适应基准缓冲器的低压差线性稳压器结构图。
[0093] 本实施例中，如图4所示，集成自适应基准缓冲器的低压差线性稳压器通过调整 管MP的栅漏电容C gdp构成的米勒电容实现极点分离，传递函数可以表示为： ΓηΠΟΛ? A =YshL =_SmA^-oA^Smp sCgdp)R〇ut_ .i N L 」 ν,?) I i Csdp ! gmpR〇Ss,lp)^ZC L(C^r +C\sJr)RaAi 工、⑴
[0095] 其中gg是运算放大器的跨导，其值等于NMOS管丽18和PMOS管MP18跨导之和。 L是类运算放大器的输出电阻，其值等于NMOS管丽18源漏电阻和PMOS管MP18源漏电阻 的并联。gmp是调整管MP的跨导，C gsp和Cgdp分别是调整管MP的栅源电容和栅漏电容。C1 是一个IOOpF的输出电容，它用来模拟用于片上功率分配的最大输出电容和一些金属线上 的寄生电容。1?_是低压差线性稳压器的整体输出电阻，它由调整管MP的源漏电阻、负载电 阻和PMOS管MP14的跨导并联形成。
[0096] 低压差线性稳压器的增益带宽积GBW可以表示为：
【权利要求】
1. 一种自适应基准缓冲器，其特征在于，包括： 一恒定偏置电压生成电路，包括PMOS管MP9、NMOS管MN7、NMOS管MN8 ; PMOS管MP9的漏极、PMOS管MP9的栅极、NMOS管MN8的漏极相连，接PMOS管的恒定偏 置电压VBP，PMOS管MP9的源极接电源电压VDD ; NMOS管MN7的栅极、NMOS管MN的漏极、NMOS管MN8的栅极与外部恒定电流源IB相连， 用于产生NMOS管的恒定偏置电压VBN ;NM0S管丽7和MN8的源极均接地； 一控制电压生成电路，包括PMOS管MP5、PMOS管MP6和NMOS管MN4 ; 外部的基准电压源VREF与PMOS管MP5的漏极和PMOS管MP6的源极相连接，PMOS管 MP5的栅极连接PMOS管的恒定偏置电压VBP，PMOS管MP5的源极接电源电压VDD ; PMOS管MP6的栅极、PMOS管MP6的源极和NMOS管MN4的漏极相连接； NMOS管MN4的栅极接NMOS管的恒定偏置电压VBN，NMOS管MN4的源极接地； 一精确电压跟随器，包括PMOS管MP1、PMOS管MP2、PMOS管MP3、PMOS管MP4和NMOS管 MN1、NMOS 管 MN2、NMOS 管 MN3 ; PMOS管MP1、PM0S管MP2、PM0S管MP4的源极均连接电源电压VDD，PMOS管MP1的栅极、 PMOS管MP4的栅极均连接PMOS管的恒定偏置电压VBP，PMOS管MP1的漏极、PMOS管MP2的 栅极和NMOS管丽1的漏极相连接； PMOS管MP2的漏极、PMOS管MP3的源极相连，接缓冲输出基准电压?VREF ; PMOS管MP3的漏极、NMOS管MN1源极和NMOS管MN2的漏极相连，接入到自适应基准控 制电路的NMOS管MN6漏极；PMOS管MP3的栅极、NMOS管MN3的源极相连，接控制电压生成 电路的PMOS管MP6的栅极； PMOS管MP4的漏极、NMOS管MN3的栅极、NMOS管MN3的漏极和NMOS管MN1的栅极均 相连接； NMOS管MN2的栅极接NMOS管的恒定偏置电压VBN，NMOS管MN2的源源极接地； 一自适应偏置电压生成器，包括PMOS管MP7、PMOS管MP8和NMOS管MN5 ; PMOS管MP7的栅极连接调整管栅极电压VG，PMOS管MP7的源极接电源电压VDD，PMOS 管MP7的漏极接PMOS管MP8的源极； PMOS管MP8的栅极接控制电压生成电路的PMOS管MP6的栅极，即控制电压生成电路的 输出电压，PMOS管MP8的漏极、NMOS管MN5的漏极、NMOS管MN5的栅极、NMOS管MN6的栅 均相连，接入到NMOS管的自适应偏置电压VBNA ; NMOS管MN5的源极接地； 一自适应基准控制器，包括NMOS管MN6 ; NMOS管MN6的源极接地；NMOS管MN6的漏极接精确电压跟随器的NMOS管MN2的漏极， NMOS管MN6的栅极接入到NMOS管的自适应偏置电压VBNA ;通过NMOS管MN6动态增加缓冲 器偏置电流，自动调节缓冲基准电压值。
2. -种集成权利要求1所述的自适应基准缓冲器的低压差线性稳压器，其特征在于， 包括；运算放大器和调整管； 所述的运算放大器包括PMOS管MP11、PMOS管MP12、PMOS管MP13、PMOS管MP14、PMOS 管 MP17、PMOS 管 MP18 和 NMOS 管 MN11、NMOS 管 MN12、NMOS 管 MN13、NMOS 管 MN14、NMOS 管 MN15、NMOS 管 MN16、NMOS 管 MN17、NMOS 管 MN18 ; PMOS管MPll的栅极、PMOS管MPll的漏极、PMOS管MP13的漏极、NMOS管MNll漏极、 NM0S管丽13漏极均相连接，PM0S管MP11的源极和PM0S管MP14的源极接调整管MP的漏 极，作为低压差线性稳压器的输出V0UT ; PMOS管MP12的源极和PMOS管MP13的源极相连，接缓冲输出基准电压?VREF，PMOS管 MP12的栅极、PMOS管MP12的漏极、PMOS管MP14的栅极、NM0S管MN12漏极、NM0S管MN14 漏极均相连接； PMOS管MP13的漏极、NM0S管丽15的栅极、NM0S管丽15的漏极、NM0S管丽18的栅极 均相连，接运算放大器输出级NM0S管栅极电压VN ; PMOS管MP14的漏极、NM0S管丽16的栅极、NM0S管丽16的漏极、和NM0S管丽17的栅 极均相连接； PMOS管MP17、PMOS管MP18、调整管MP的源极均连接外部电源电压VD ; PMOS管MP17的栅极、PMOS管MP17的漏极、PMOS管MP18的栅极和NM0S管MN17的漏 极相连，接运算放大器输出级PMOS管栅极电压VP ; PMOS管MP18的漏极、NM0S管丽18的漏极、调整管MP的栅极均相连接； NM0S 管 MN11、NM0S 管 MN12、NM0S 管 MN13、NM0S 管 MN14、NM0S 管 MN15、NM0S 管 MN16、 NM0S管MN17、NM0S管MN18的源极均连接到地； NM0S管MN11、NM0S管MN12的栅极均连接NM0S管的偏置电压VBN ; NM0S管MN13和NM0S管MN14的栅极均连接NM0S管自适应偏置电压VBNA ; 在运算放大器的外部，反向输入端连接缓冲输出基准电压VREF，同相输入端连接低压 差线性稳压器的输出V0UT，输出端连接调整管的栅极；调整管的源极连接外部电源电压 VDD，调整管的漏极作为低压差线性稳压器的输出端。
【文档编号】G05F1/565GK104460807SQ201410809450
【公开日】2015年3月25日 申请日期:2014年12月23日 优先权日:2014年12月23日
【发明者】郑文锋, 李晓璐, 刘珊, 杨波, 郝志莉, 刘昶, 林鹏 申请人:电子科技大学