专利名称：可达成背面电性导通的半导体芯片封装结构及其制作方法
技术领域：
本发明涉及一种半导体芯片封装结构及其制作方法，尤指一种不需通过打
线制程(wire-bonding process)即可达成电性连接的半导体芯片封装结构 (semiconductor chip pAckAge structure)及其制作方法。
背景技术：
请参阅图1所示，其为已知以打线制程(wire-bonding process)制作的发光 二极管封装结构的剖面示意图。由图中可知，已知的发光二极管封装结构包括 一基底结构1、多个设置于该基底结构1上端的发光二极管2、多条导线3、 及多个荧光胶体4。
其中，每一个发光二极管2是以其出光表面20背向该基底结构1而设置 于该基底结构1上，并且每一个发光二极管2上端的正、负电极区域21、 22 是通过两条导线3以电性连接于该基底结构1的相对应的正、负电极区域11、 12。再者，每一个荧光胶体4是覆盖于该相对应的发光二极管2及两条导线3 上端，以保护该相对应的发光二极管2。
然而，已知的打线制程除了增加制造程序及成本外，有时还必须担心因打 线而有电性接触不良的情况发生。再者，由于该两个导线3的一端皆设置于该 发光二极管2上端的正负电极区域21、 22，因此当该发光二极管2通过该出 光表面20进行光线投射时，该两条导线3将造成投射阴影，而降低该发光二 极管2的发光品质。
因此，由上可知，目前已知的发光二极管封装结构，显然具有不便与缺点 存在，而有待加以改善。
发明内容
本发明所要解决的技术问题，在于提供一种可达成背面电性导通的半导体芯片封装结构及其制作方法，所述的半导体芯片封装结构不需通过打线制程即 可达成电性连接，因此本发明可省略打线制程并且可免去因打线而有电性接触 不良的情况发生。
为了解决上述技术问题，根据本发明的其中一种方案，提供一种可达成背
面电性导通的半导体芯片封装结构(semiconductor chip pAckAge structure),其 包括 一封装单元、至少一半导体芯片、 一基板单元、 一第一绝缘单元、 一第 一导电单元、 一第二导电单元、及一第二绝缘单元。其中，该封装单元具有至 少一中央容置槽；上述至少一半导体芯片容置于该至少一中央容置槽内，并且 该至少一半导体芯片的上表面具有多个导电焊垫；该基板单元设置于该封装单 元的外围；该第一绝缘单元具有至少一形成于该些导电焊垫之间的第一绝缘 层，以使得该些导电焊垫彼此绝缘；该第一导电单元系具有多个第一导电层， 并且每一个第一导电层的一端分别电性连接于该些导电焊垫；该第二导电单元 具有多个第二导电层，并且该些第二导电层分别成形于该些第一导电层上；该 第二绝缘单元成形于该些第一导电层彼此之间及该些第二导电层彼此之间，以 使得该些第 一导电层彼此之间及该些第二导电层彼此之间产生电性隔绝。
为了解决上述技术问题，根据本发明的其中一种方案，提供一种可达成背 面电性导通的半导体芯片封装结构之制作方法，其包括下列步骤首先，提供 至少两颗半导体芯片，其中每一颗半导体芯片具有多个导电焊垫；接着，将一 覆着性高分子材料(Adhesive polymeric mAteriAl)恭贴于一具有至少两个穿孔 的基板单元的下表面；然后，将上述至少两颗半导体芯片容置于上述至少两个 穿孔内并设置于该覆着性高分子材料上，其中该些导电焊垫面向该覆着性高分 子材料；接下来，将至少二个封装单元分别填充于上述至少两个穿孔内，以覆 盖该覆着性高分子材料及上述至少两颗半导体芯片。
紧接着，将该封装单元反转并且移除该覆着性高分子材料，以使得该些导 电焊垫外露并朝上；然后，成形具有多个第一导电层的第一导电单元，并且每 一个第一导电层的一端分别电性连接于该些导电焊垫；接着，成形具有多个第 二导电层的第二导电单元，并且该些第二导电层分别成形于该些第一导电层 上；接下来，成形一绝缘单元于该些第一导电层彼此之间及该些第二导电层彼 此之间，以使得该些第 一导电层彼此之间及该些第二导电层彼此之间产生电性隔绝；最后，依序切割上述位于至少两颗半导体芯片之间的绝缘单元、第二导
电单元、第一导电单元、及基板单元，以形成至少两颗单颗的半导体芯片封装 结构。
为了解决上述技术问题，根据本发明的其中一种方案，提供一种可达成背
面电性导通的半导体芯片封装结构，其包括 一封装单元、至少一半导体芯片、 一基板单元、 一第一导电单元、 一第二导电单元及一绝缘单元。其中，该封装 单元具有至少一中央容置槽；上述至少一半导体芯片容置于该至少一中央容置 槽内，并且该至少一半导体芯片的上表面具有多个导电焊垫；该基板单元设置 于该封装单元的外围；该第一导电单元具有多个第一导电层，并且每一个第一 导电层的一端分别电性连接于该些导电焊垫。该第二导电单元具有多个第二导 电层，并且该些第二导电层分别成形于该些第一导电层上；该绝缘单元成形于 该些第 一导电层彼此之间及该些第二导电层彼此之间，以使得该些第 一导电层 彼此之间及该些第二导电层彼此之间产生电性隔绝。
为了能更进一步了解本发明为达成预定目的所采取的技术、手段及功效， 请参阅以下有关本发明的详细说明与附图，相信本发明的目的、特征与特点， 当可由此得一深入且具体的了解，然而所附图式仅提供参考与说明用，并非用 来对本发明加以限制。
图1为为已知以打线制程(wire-bonding process)制作的发光二极管封装结 构的剖面示意图2为本发明可达成背面电性导通的半导体芯片封装结构的制作方法的 第一实施例的流程图2A至图2J分别为本发明可达成背面电性导通的半导体芯片封装结构 (semiconductor chip pAckAge structure)的第 一实施例的制作流程吾'J面示意图3为本发明可达成背面电性导通的半导体芯片封装结构的制作方法的 第二实施例的流程图3A至图3J分别为本发明可达成背面电性导通的半导体芯片封装结构 (semiconductor chip pAckAge structure)的第二实施例的制作流程吾'J面示意图；3b封装单元
4b第一导电单元
5b第二导电单元
6b第二绝缘单元
A覆着性高分子材料
Bb第一绝缘材料
Clb第一导电材料
11正电极区域 20发光表面
以及
图4A至图4C为本发明第二实施例的第一绝缘层的制作流程剖面示意图 主要元部件符号说明 1基底结构 12负电极区域 2发光二极管 21正电极区域 22负电极区域 3导线 4荧光胶体 la基板单元 2a半导体芯片 3a封装单元 4a第一导电单元 5a第二导电单元 6a绝缘单元 A覆着性高分子材料 Cla第一导电材料 C2a第二导电材料 lb基板单元 2b半导体芯片
10a穿孔 20a导电焊垫
40a第一导电层 50a第二导电层
10b芽孔 20b导电焊垫 21b第一绝缘层
40b第一导电层 50b第二导电层C2b第二导电材料 Pla、 P2a半导体芯片封装结构 la'基板单元 2a半导体芯片 3a'封装单元 4a'第一导电单元 40a'第一导电层 5a'第二导电单元 50a'第二导电层 6a'绝缘单元
Plb、 P2b半导体芯片封装结构 lb'基板单元 2b半导体芯片 21b第一绝缘层 3b'封装单元 4b'第一导电单元 40b'第一导电层 5b'第二导电单元 50b'第二导电层 6b'第二绝缘单元
20a导电焊垫 30a'中央容置槽 40a第一导电层
50a第二导电层
20b导电焊垫
30b'中央容置槽 40b第一导电层
50b第二导电层
具体实施例方式
请参阅图2、及图2A至图2J所示，本发明第一实施例提供一种可达成背 面电性导通的半导体芯片封装结构的制作方法，其包括下列步骤
步骤S100:首先，请配合图2及图2A所示，将一覆着性高分子材料 (Adhesive polymeric mAteriAl)A黏贴于一具有至少两个穿孔10a的基板单元la 的下表面，其中该基板单元la可为一由导电材料(conductivemAteriAl)所制成 的导线架(leAdfrAme)。
步骤S102:接着，请配合图2及图2B所示，将至少两颗半导体芯片2a容置于上述至少两个穿孔10a内并设置于该覆着性高分子材料A上，其中每 一颗半导体芯片2a具有多个导电焊垫20a，并且该些导电焊垫20a是面向该覆 着性高分子材料A。以第一实施例而言，每一颗半导体芯片2a可为一集成电 路芯片(IC chip),并且该些导电焊垫20a至少分成一电极焊垫组(electrode pAd set)及一讯号焊垫组(signAl pAd set)。
步骤S104:接着，请配合图2及图2C所示，将至少二个封装单元3a分 别填充于上述至少两个穿孔10a内，以覆盖该覆着性高分子材料A及上述至 少两颗半导体芯片2a。以第一实施例而言，该封装单元3a可为一不透光材料 (opAque mAteriAl)。
步骤S106:然后，请配合图2及图2D所示，将该封装单元3a反转并且 移除该覆着性高分子材料A，以使得该些导电焊垫20a外露并朝上。
步骤S108:接下来，请配合图2及图2E所示，形成一第一导电材料Cla 于上述至少两颗半导体芯片2a、该封装单元3a及该基板单元la上并电性连接 于该些导电焊垫20a。此外，该第一导电材料Cla以蒸镀(evAporAtion)、溅镀 (sputtering)、电镀(electroplAting)、或无电电4度(electroless plAting)的方式形成。
步骤S110:接着，请配合图2及图2F所示，移除部分的第一导电材料 Cla,以形成一具有多个第一导电层40a的第一导电单元4a，并且其中一第一 导电层40a的两端分别电性连接于该些导电焊垫20a,另外其余的第一导电层 40a的一端分别电性连接于该些导电焊垫20a,其中该第一导电单元4a为一凸 块底层金属(underbumpmetAllizAtion， UBM)。另外，上述移除部分的第一导 电材料Cla的步骤是通过曝光(exposure)、显影(development)及蚀刻(etching) 过程的配合来完成。
步骤S112:接着，请配合图2及图2G所示，形成一第二导电材料C2a 于该第一导电单元4a上。此外，该第二导电材料C2a可以蒸镀(evAporAtion)、 賊4度(sputtering)、电4度(electroplAting)、或无电电镀(electroless plAting)的方式 形成于该第一导电单元4a上。
步骤S114:接着，请配合图2及图2H所示，移除部分的第二导电材料 C2a，以形成一具有多个第二导电层50a的第二导电单元5a，并且该些第二导 电层50a分别成形于该些第一导电层40a上。另外，上述移除部分的第二导电材料Ch的步骤是通过曝光(exposure)、显影(devd叩ment)及蚀刻(etching)过程的配合来完成。
步骤S116:接下来，请配合图2及图2I所示，成形一绝缘单元6a于该些第一导电层40a彼此之间、该些第二导电层50a彼此之间、及该第二导电单元5a上，以使得该些第一导电层40a彼此之间及该些第二导电层50a彼此之间产生电性隔绝。此外，该绝缘单元6a是以印刷(printing)、涂布(coAting)、或喷涂(spring)的方式形成，然后再通过预烤(pre-curing)程序以硬化(hArdening)该绝缘单元6a。
步骤S118:接下来，请配合图2及图2J所示，延着图2I的虛线X-X进行切割，以形成至少两颗单颗的半导体芯片封装结构(Pla、 P2a)。换言之，依序切割上述位于至少两颗半导体芯片2a之间的绝缘单元6a、第二导电单元5a、第一导电单元4a、及基板单元la，以形成至少两颗单颗的半导体芯片封装结构(Pla、 P2a)。
其中，每一颗半导体芯片封装结构(Pla、 P2a)包括 一封装单元(pAckAgeunit)3a'、 一半导体芯片(semiconductor chip)2a、 一基氺反单元(substrAte unit)la'、 一第 一导电单元(first conductive unit)4a'、 一第二导电单元(secondconductive unit)5a'、 及一绝缘单元(conductive unit)6a'。
此夕卜，该封装单元3a'具有至少 一 中央容置槽(center receiving groove)30a'。该半导体芯片2a容置于该至少一中央容置槽内3(V ，并且该半导体芯片2a的上表面具有多个导电焊垫(conductivepAd)20a。该基板单元la'设置于该封装单元3a'的外围。
再者，该第一导电单元4a'具有多个成形于半导体芯片2a、该封装单元3a'及该基板单元上的第一导电层(first conductive 1Ayer)(40a、 40a'),并且每一个第一导电层(40a、 40a')的一端分别电性连接于该些导电焊垫20a。该第二导电单元5a'具有多个第二导电层(second conductive 1Ayer)(50a、 50a'),其中该些第二导电层(50a、 50a')分别成形于该些第一导电层(40a、 40a
')上。
另外，该绝缘单元6a'成形于该些第一导电层(40a、 40a')彼此之间及该些第二导电层(50a、 50a')彼此之间，以使得该些第一导电层WOa、 40a')彼此之间及该些第二导电层(50a、 50a')彼此之间产生电性隔绝。此外，该绝缘单元&'的一部^f分覆盖于该些第二导电层(SOa、 50a')上。
藉此，每一个半导体芯片2a的该些导电焊垫20a分别通过该些第一导电层(40a、 40a')、该些第二导电层(50a、 50a')、及该基板单元,以电性连接至该些半导体芯片封装结构(Pla、 P2a)的背面，而形成一种可达成背面电性导通的半导体芯片封装结构。
请参阅图3、及图3A至图3J所示，本发明第二实施例提供一种可达成背面电性导通的半导体芯片封装结构的制作方法，其包括下列步骤
步骤S200:首先，请配合图3及图3A所示，将一覆着性高分子材料(Adhesive polymeric mAteriAl)A黏贴于一具有至少两个穿孔10b的基板单元lb的下表面。
步骤S202:接着，请配合图3及图3B所示，将至少两颗半导体芯片2b容置于上述至少两个穿孔10b内并设置于该覆着性高分子材料A上，其中每一颗半导体芯片2b具有多个导电焊垫20b,并且至少一第一绝缘层21b成形于该些导电焊垫20b之间，此外该些导电焊垫20b面向该覆着性高分子材料A。以第一实施而言，每一颗半导体芯片2a可为一集成电路芯片(ICchip),并且该些导电焊垫20a至少分成一电极焊垫组(electrode pAd set)及一讯号焊垫组(signAl pAd set)。
此外，该至少一第一绝缘层21b的制作方法包括下列步骤(请配合图4A至图4C所示)首先，提供一颗具有多个导电焊垫20b的半导体芯片2b;然后，形成一第一绝缘材料Bb于该半导体芯片2b及该些导电焊垫20b上；接着，移除部分的第一绝缘材料Bb而形成一第一绝缘层21b(第一绝缘单元)，其形成于该些导电焊垫20之间，并以露出该些导电焊垫20b的方式包围该些导电焊垫20。其中，该第 一绝缘材料Bb以印刷(printing)、涂布(coAting)、或喷涂(spring)的方式形成于该半导体芯片2b上，并且经过预烤(pre-curing)程序以硬化(hArdening)该第 一 绝缘材料Bb ,然后再通过曝光(exposure)、显影(devel叩ment)、蚀刻(etching)、及烘烤(curing)过程的配合以移除上述部分的第一绝缘材料Bb。
步骤S204:接着，请配合图3及图3C所示，将至少二个封装单元3b分别填充于上述至少两个穿孔10b内，以覆盖该覆着性高分子材料A及上述至
少两颗半导体芯片2b。以第二实施例而言，该封装单元3a可为一不透光材料(opAque mAteriAl)。
步骤S206:然后，请配合图3及图3D所示，将该封装单元3b反转并且移除该覆着性高分子材料A，以使得该些导电焊垫20b外露并朝上。
步骤S208:接下来，请配合图3及图3E所示，形成一第一导电材料Clb于上述至少两颗半导体芯片2b、该第一绝缘层21b、该封装单元3b及该基板单元lb上并电性连接于该些导电焊垫20b。此外，该第一导电材料Clb是以蒸镀(evAporAtion)、 溅4度(sputtering)、 电镀(electroplAting)、或无电电4度(electroless plAting)的方式形成。
步骤S210:接着，请配合图3及图3F所示，移除部分的第一导电材料Clb，以形成一具有多个第一导电层40b的第一导电单元4b,并且其中一第一导电层40b的两端分别电性连接于该些导电焊垫20b，另外其余的第一导电层40b的一端分别电性连接于该些导电焊垫20b。其中该第一导电单元4b为一凸块底层金属(underbumpmetAllizAtion, UBM)。另夕卜，上述移除部分的第一导电材料Clb的步骤是通过曝光(exposure)、显影(development)及蚀刻(etching)过程的配合来完成。
步骤S212:接着，请配合图3及图3G所示，形成一第二导电材料C2b于该第一导电单元4b上。此外，该第二导电材料C2b是以蒸镀(evAporAtion)、賊纟度(sputtering)、电4度(electroplAting)、或无电电镀(electroless plAting)的方式形成。
步骤S214:接着，请配合图3及图3H所示，移除部分的第二导电材料C2b,以形成一具有多个第二导电层50b的第二导电单元5b,并且该些第二导电层50b分别成形于该些第一导电层40b上。另外，上述移除部分的第二导电材料C2b的步骤是通过曝光(exposure)、显影(development)及蚀刻(etching)过程的配合来完成。
步骤S216:接下来，请配合图3及图31所示，成形一第二绝缘单元6b于该些第一导电层40b彼此之间、该些第二导电层50b彼此之间、及该第二导电单元5b上，以使得该些第一导电层40b彼此之间及该些第二导电层50b彼此之间产生电性隔绝。此外，该第二绝缘单元6b是以印刷(printing)、涂布(coAting)、或喷涂(spring)的方式形成。
步骤S218:接下来，请配合图3及图3J所示，延着图3I的虛线Y-Y进
序切割上述位于至少两颗半导体芯片2b之间的绝缘单元6b、第二导电单元5b、第一导电单元4b、基板单元lb,以形成至少两颗单颗的半导体芯片封装结构(Plb、 P2b)。
其中，每一颗半导体芯片封装结构(Plb、 P2b)包括 一封装单元(pAckAgeunit)3b'、 一半导体芯片(semiconductor chip)2b、 一基;f反单元(substrAte unit)lb'、 一第一绝缘单元(first insulAtive unit)、 一第 一导电单元(first conductiveunit)4b'、 一第二导电单元(second conductive unit)5b'、及一第二绝缘单元(conductive unit)6b'。
此外，该封装单元3b'具有至少 一 中央容置槽(center receiving groove)3 0b'。该半导体芯片2b容置于该至少一中央容置槽内30b',并且该半导体芯片2b的上表面具有多个导电焊垫(conductive pAd)20b。该基板单元lb'设置于该封装单元3b'的外围。该第一绝缘单元具有至少一形成于该些导电焊垫20b之间的第一绝缘层(first insulAtive 1Ayer)21b，以使得该些导电焊垫20b彼此绝缘。
再者，该第一导电单元4b'具有多个第一导电层(40b、 40b'),并且每一个第一导电层(40b、 40b')的一端分别电性连接于该些导电焊垫20b。该第二导电单元5b'具有多个第二导电层(second conductive 1Ayer)(50b、 50b')，其中该些第二导电层(50b、 50b')分别成形于该些第一导电层(4013、 40b')上。
另外，该第二绝缘单元6b'成形于该些第一导电层(40b、 40b')彼此之间及该些第二导电层(50b、 50b')彼此之间，以使得该些第一导电层(40b、 40b')彼此之间及该些第二导电层(5013、 50b')彼此之间产生电性隔绝。此外，该第二绝缘单元6b'的一部份覆盖于该些第二导电层(50b、 50b')上。
藉此，每一个半导体芯片2b的该些导电焊垫20b分别通过该些第一导电层(40b、 40b')、该些第二导电层(50b、 50b')、及该基板单元lb',以电性连接至该些半导体芯片封装结构(Plb、 P2b)的背面，而形成一种可达成背面电性导通的半导体芯片封装结构。
综上所述，因为本发明的半导体芯片封装结构不需通过打线制程即可达成电性连接，因此本发明可省略打线制程并且可免去因打线而有电性接触不良的情况发生。
然而以上所述，仅为本发明最佳的具体实施例的详细说明与图式，但本发明的特征并不局限于此，并非用以限制本发明，本发明的所有范围应以权利要求为准，凡合于本发明申请专利范围的精神与其类似变化的实施例，皆应包含于本发明的保护范围中，任何熟悉该项技术的工作人员在本发明的领域内，可轻易思及的变化或修饰皆可涵盖本发明的保护范围之内。
权利要求
1、一种可达成背面电性导通的半导体芯片封装结构，其特征在于，包括一封装单元，其具有至少一中央容置槽；至少一半导体芯片，其容置于该至少一中央容置槽内，并且该至少一半导体芯片的上表面具有多个导电焊垫；一基板单元，其设置于该封装单元的外围；一第一绝缘单元，其具有至少一形成于该些导电焊垫之间的第一绝缘层，以使得该些导电焊垫彼此绝缘；一第一导电单元，其具有多个第一导电层，并且每一个第一导电层的一端分别电性连接于该些导电焊垫；一第二导电单元，其具有多个第二导电层，并且该些第二导电层分别成形于该些第一导电层上；以及一第二绝缘单元，其成形于该些第一导电层彼此之间及该些第二导电层彼此之间，以使得该些第一导电层彼此之间及该些第二导电层彼此之间产生电性隔绝。
2、 如权利要求1所述的可达成背面电性导通的半导体芯片封装结构，其 特征在于，所述基板单元为 一 由导电材料所制成的导线架。
3、 如权利要求1所述的可达成背面电性导通的半导体芯片封装结构，其 特征在于，所述基板单元为一电路板，并且该电路板的外侧具有多个用于导通 上下层的导电轨迹。
4、 如权利要求1所述的可达成背面电性导通的半导体芯片封装结构，其 特征在于，该至少一半导体芯片为一集成电路芯片，所述封装单元为一不透光 材料，并且该些导电焊垫至少分成一电极焊垫组及一讯号焊垫组。
5、 如权利要求1所述的可达成背面电性导通的半导体芯片封装结构，其 特征在于，所述该些分别电性连接于该些导电焊垫的第一导电层成形于所述封 装单元及所述基板单元上。
6、 如权利要求1所述的可达成背面电性导通的半导体芯片封装结构，其 特征在于，所述第二绝缘单元的一部份覆盖于该些第二导电层上。
7、 一种可达成背面电性导通的半导体芯片封装结构的制作方法，其特征在于，包括下列步骤提供至少两颗半导体芯片，其中每一颗半导体芯片具有多个导电焊垫；将一覆着性高分子材料黏贴于一具有至少两个穿孔的基板单元的下表面；将上述至少两颗半导体芯片容置于上述至少两个穿孔内并设置于该覆着性高分子材料上，其中该些导电焊垫是面向该覆着性高分子材料；将至少二个封装单元分別填充于上述至少两个穿孔内，以覆盖该覆着性高分子材料及上述至少两颗半导体芯片；将该封装单元反转并且移除该覆着性高分子材料，以使得该些导电焊垫外露并朝上；成形具有多个第一导电层的第一导电单元，并且每一个第一导电层的一端 分别电性连接于该些导电焊垫；成形具有多个第二导电层的第二导电单元，并且该些第二导电层分别成形 于该些第一导电层上；成形一绝缘单元于该些第一导电层彼此之间及该些第二导电层彼此之间， 以使得该些第 一导电层彼此之间及该些第二导电层彼此之间产生电性隔绝；以 及依序切割上述位于至少两颗半导体芯片之间的绝缘单元、第二导电单元、 第一导电单元及基板单元，以形成至少两颗单颗的半导体芯片封装结构。
8、 如权利要求7所述的可达成背面电性导通的半导体芯片封装结构的制 作方法，其特征在于，所述基板单元为一由导电材料所制成的导线架。
9、 如权利要求7所述的可达成背面电性导通的半导体芯片封装结构的制 作方法，其特征在于，所述基板单元为一电路板，并且该电路板的外侧具有多 个用于导通上下层的导电轨迹。
10、 如权利要求7所述的可达成背面电性导通的半导体芯片封装结构的制 作方法，其特征在于，每一颗半导体芯片为一集成电路芯片，所述封装单元为 一不透光材料，并且该些导电焊垫至少分成一电极焊垫组及一讯号焊垫组。
11、 如权利要求7所述的可达成背面电性导通的半导体芯片封装结构的制 作方法，其特征在于，上述提供至少两颗半导体芯片的步骤中，更进一步包括形成一第一绝缘材料于所述半导体芯片及该些导电焊垫上；以及 移除部分的第一绝缘材料而形成一第一绝缘层，以露出该些导电焊垫； 其中，该第一绝缘材料是以印刷、涂布、或喷涂的方式形成于该半导体芯片上，并且经过烘烤程序以硬化该第一绝缘材料，然后通过曝光、显影、及蚀刻过程的配合以移除上述部分的第 一绝缘材料。
12、 如权利要求7所述的可达成背面电性导通的半导体芯片封装结构的制 作方法，其特征在于，上述成形所述第一导电单元及所述第二导电单元的步骤 中，更进一步包括形成一第一导电材料于上述至少两颗半导体芯片、所述封装单元及所述基 板单元上并电性连接于该些导电焊垫；移除部分的第一导电材料，以形成该些第一导电层；形成一第二导电材料于该些第一导电层上；以及移除部分的第二导电材料，以形成该些第二导电层；其中，该第一导电材料及该第二导电材料皆以蒸镀、溅镀、电镀、或无电 电镀的方式形成，然后通过曝光、显影及蚀刻过程的配合以移除上述部分的第 一导电材料及第二导电材料。
13、 一种可达成背面电性导通的半导体芯片封装结构，其特征在于，包括 一封装单元，其具有至少一中央容置槽；至少一半导体芯片，其容置于该至少一中央容置槽内，并且该至少一半导 体芯片的上表面具有多个导电焊垫；一基板单元，其设置于该封装单元的外围；一第一导电单元，其具有多个第一导电层，并且每一个第一导电层的一端 分别电性连接于该些导电焊垫；一第二导电单元，其具有多个第二导电层，并且该些第二导电层分别成形 于该些第一导电层上；以及一绝缘单元，其成形于该些第 一导电层彼此之间及该些第二导电层彼此之 间，以使得该些第 一导电层彼此之间及该些第二导电层彼此之间产生电性隔 绝。
14、 如权利要求、13所述的可达成背面电性导通的半导体芯片封装结构，其特征在于，所述基板单元为 一 由导电材料所制成的导线架。
15、 如权利要求13所述的可达成背面电性导通的半导体芯片封装结构，其特征在于，所述基板单元为一电路板，并且该电路板的外侧具有多个用于导 通上下层的导电轨迹。
16、 如权利要求13所述的可达成背面电性导通的半导体芯片封装结构， 其特征在于，至少一所述半导体芯片为一集成电路芯片，所述封装单元为一不 透光材料，并且该些导电焊垫至少分成一电极焊垫组及一讯号焊垫组。
17、 如权利要求13所述的可达成背面电性导通的半导体芯片封装结构， 其特征在于，上述该些分别电性连接于该些导电焊垫的第一导电层成形于该封 装单元、该基板单元、及该至少一半导体芯片上。
18、 如权利要求13所述的可达成背面电性导通的半导体芯片封装结构， 其特征在于，所述第二绝缘单元的一部份覆盖于该些第二导电层上。
全文摘要
本发明公开了一种可达成背面电性导通的半导体芯片封装结构及其制作方法，所述封装结构包括一封装单元、一半导体芯片、一基板单元、一第一绝缘单元、一第一导电单元、一第二导电单元及一第二绝缘单元；该半导体芯片具有多个导电焊垫；该第一绝缘单元具有一形成于该些导电焊垫之间的第一绝缘层；该第一导电单元具有多个第一导电层，并且每一个第一导电层的一端分别电性连接于该些导电焊垫；该第二导电单元具有多个第二导电层，并且该些第二导电层分别成形于该些第一导电层上；该第二绝缘单元成形于该些第一导电层彼此之间及该些第二导电层彼此之间。
文档编号H01L21/50GK101599469SQ20081009866
公开日2009年12月9日 申请日期2008年6月5日 优先权日2008年6月5日
发明者张云豪, 汪秉龙, 萧松益, 陈政吉 申请人:宏齐科技股份有限公司