专利名称：保护双极性晶体管电路的间隙壁制造方法
技术领域：
本发明涉及一种集成电路(IC)制造方法，具体地说，是一种保护双极 性晶体管电路的间隙壁制造方法。
背景技术：
在电流互补式金氧半导体(CMOS)制造技术中，间隙壁制程(spacer process)是解决MOS晶体管上热载子效应的常用手段，然而，这个制程却 对位于同一块硅基板上的双极性晶体管(BJT)造成严重的接面漏电流。
典型的间隙壁制程是首先在一具有闸极电极10的硅基板14上全面地 沉积一间隙壁材料层12，例如四乙氧基硅烷(Tetra-Ethyl-Ortho-Silicate; TEOS)，如图1所示，图1为已知间隙壁制程的一示意图；然后以干蚀刻 制程蚀刻间隙壁材料层12;最后留下如图2的间隙壁16，图2为已知间 隙壁制程的另一示意图。已知间隙壁制程会将干蚀刻的时间拉长，以确保 闸极电路10以及硅基板表面18上的间隙壁材料能被蚀刻干净，但干蚀刻 对TEOS 12和硅基板14的选择比很差，往往在蚀刻TEOS 12的同时损坏 硅基板表面18。
图3为已知间隙壁制程对BJT造成损伤的示意图，当前述间隙壁制程 造成的硅基板表面损坏出现在BJT 28的p-n接面时，例如在BJT 28的发 射极24与基极22，或者集电极20与基极22之间造成缺损25时，便会在 这些接面造成接面漏电流。由于提供给BJT的基极电流一般仅有数u A，而表面缺损造成的接面漏电流通常也可达到u A的等级，使得BJT 28的电 流增益e变得很低。
因此已知的间隙壁制程存在着上述种种不便和问题。
发明内容
本发明的目的，在于提出一种保护双极性晶体管电路的间隙壁制造方法。
为实现上述目的，本发明的技术解决方案是
一种保护双极性晶体管电路的间隙壁制造方法，所述双极性晶体管电 路与一MOS晶体管的闸极电路在同一基板上，其特征在于包括下列步骤 第一步骤沉积一间隙壁材料层在所述基板上；
第二步骤干蚀刻所述间隙壁材料层至留下具有一预设厚度的薄层； 第三步骤湿蚀刻所述薄层至露出所述双极性晶体管电路。 本发明的保护双极性晶体管电路的间隙壁制造方法还可以采用以下
的技术措施来进一步实现。
前述的保护双极性晶体管电路的间隙壁制造方法，其中所述沉积一间
隙壁材料层在所述基板上的步骤包括沉积TEOS。
前述的保护双极性晶体管电路的间隙壁制造方法，其中所述湿蚀刻所
述薄层的步骤包括提供氢氟酸。
采用上述技术方案后，本发明的保护双极性晶体管电路的间隙壁制造
方法具有以下优点
1. 在去除多余间隙壁材料的同时兼顾硅基板表面的完整。
2. 改善接面漏电流。3.提高BJT的电流增益e 。
图1为己知间隙壁制程的一示意图2为已知间隙壁制程的另一示意图3为已知间隙壁制程对BJT造成损伤的示意图4为本发明实施例的一结构示意图5为本发明实施例的另一结构示意图6为本发明实施例的又一结构示意图7为本发明实施例的再一结构示意图。
具体实施例方式
以下结合实施例及其附图对本发明作更进一步说明。 现请参阅图4 图7，图4为本发明实施例的一结构示意图，图5为 本发明实施例的另一结构示意图，图6为本发明实施例的又一结构示意图， 图7为本发明实施例的再一结构示意图。如图所示，所述硅基板30上具 有BJT的集电极38和基极36，以及MOS晶体管的闸极34，在所述间隙 壁材料层32沉积于硅基板30的表面后，先以电浆或带电粒子对间隙壁材 料层32做等向性的干蚀刻。如图5所示，所述间隙壁材料层32被干蚀刻 到剩下薄层40时，停止干蚀刻，改以湿蚀刻去除薄层40，如图6所示， 由于湿蚀刻具有良好的选择比，因此在去除薄层40并形成间隙壁42的同 时，不损伤硅基板30的表面，因而改善基-发射极或集-基极间的接面漏电 流。所述间隙壁42形成后，再对硅基板进行离子渗杂等步骤，如图7所源极的N渗杂区域 46，以及BJT的射级44。
本发明的实施例使用的间隙壁材料为TEOS，并以氢氟酸(FH)进行湿 蚀刻，在其它实施例中，所述间隙壁材料可以是光阻，并根据间隙壁材料 选择适合的湿蚀刻材料。
以上实施例仅供说明本发明之用，而非对本发明的限制，有关技术领 域的技术人员，在不脱离本发明的精神和范围的情况下，还可以作出各种 变换或变化。因此，所有等同的技术方案也应该属于本发明的范畴，应由 各权利要求限定。
组件符号说明
10闸极电极
12间隙壁材料层
14 硅基板
16间隙壁
18硅基板表面
20集电极
22基极
24发射极
25缺损
28BJT
30硅基板
32间隙壁材料层34 闸极
36 基极
38 集电极
40 薄层
42 间隙壁
44 发射极
46 N渗杂区域
权利要求
1.一种保护双极性晶体管电路的间隙壁制造方法，所述双极性晶体管电路与一MOS晶体管的闸极电路在同一基板上，其特征在于包括下列步骤第一步骤沉积一间隙壁材料层在所述基板上；第二步骤干蚀刻所述间隙壁材料层至留下具有一预设厚度的薄层；第三步骤湿蚀刻所述薄层至露出所述双极性晶体管电路。
2. 如权利要求1所述的间隙壁制造方法，其特征在于，所述沉积一 间隙壁材料层在所述基板上的步骤包括沉积TEOS。
3. 如权利要求1所述的间隙壁制造方法，其特征在于，所述湿蚀刻 所述薄层的步骤包括提供氢氟酸。
全文摘要
一种保护双极性晶体管电路的间隙壁制造方法，所述双极性晶体管电路与一MOS晶体管的闸极电路在同一基板上，其特征在于包括下列步骤第一步骤沉积一间隙壁材料层在所述基板上；第二步骤干蚀刻所述间隙壁材料层至留下具有一预设厚度的薄层；第三步骤湿蚀刻所述薄层至露出所述双极性晶体管电路。本发明的保护双极性晶体管电路的间隙壁制造方法具有在去除多余间隙壁材料的同时兼顾硅基板表面的完整，改善接面漏电流和提高BJT的电流增益β的优点。
文档编号H01L21/8249GK101635279SQ200810145560
公开日2010年1月27日 申请日期2008年7月25日 优先权日2008年7月25日
发明者刘景萌, 苏宏德, 詹前陵 申请人:立锜科技股份有限公司