专利名称：一种叠层片式压敏电阻网络的制作方法
技术领域：
本实用新型属于电子元器件领域，尤其涉及一种叠层片式压敏电阻网络。
背景技术：
瞬变电压和浪涌电压以及静电放电(Electro-Static Discharge, ESD)对集成电 路和半导体器件的破坏是众所周知的，即半导体器件对电压和电流的浪涌十分敏感，即使 ΙΟ"6数量级静电噪声也可能导致元器件、电路损坏或失效。而近年来集成电路和半导体器 件的低电压发展趋势明显，尤其是低电压操作的手持式电子产品的发展使得过电压保护元 器件变得越来越重要，因此抑制瞬变电压、浪涌电压及ESD的片式元件无疑不可缺少。随着移动通信、个人数据处理机(Personal Digital Assistant，PDA)、计算机等 设备的不断小巧化，功能多样化，内部电路设计的复杂化，对抑制瞬变电压、浪涌电压及ESD 的防护需求也不断增加，而压敏电阻器也被广泛应用于此类保护电路中。传统的片式压敏电阻器为单个独立产品，在多线路保护方面，占用面积大，不利于设备小型化，元件安装效率低，造成整机成本高。
实用新型内容本实用新型实施例的目的在于提供一种体积小、安装效率高、成本低的叠层片式 压敏电阻网络。本实用新型实施例是这样实现的，一种叠层片式压敏电阻网络，所述叠层片式压 敏电阻网络包括下介质层；形成于所述下介质层上的多个压敏电阻单元，所述多个压敏 电阻单元之间相互独立；连接至所述多个压敏电阻单元的两个端部的端电极；以及上介质 层，与附着有多个压敏电阻单元的下介质层结合；所述压敏电阻单元进一步包括内电极， 附着于所述下介质层上；以及压敏电阻膜，覆盖于所述内电极上。其中，所述多个压敏电阻单元通过所述端电极构成并联形式。其中，所述压敏电阻膜通过叠印或流延的方式覆盖于所述内电极上。其中，所述上介质层是通过流延的方式在附着有多个压敏电阻单元的下介质层上 形成。其中，所述端电极是采用涂银机在所述多个压敏电阻单元的两个端部涂银后烧银 形成。本实用新型实施例提供的叠层片式压敏电阻网络将多个分立的压敏电阻单元集 成为一体，在多线路过压保护方面方便使用，提高了元件安装密度和效率，降低了整机成 本，实现了小型化；同时在压敏电阻网络除端电极外的瓷体上形成均勻致密、耐湿的保护 层，有效解决了压敏电阻网络在电镀的过程中导致的扩散和带来性能变差的问题，使压敏 电阻网络更易于进行电镀镍、锡处理，大大提高了产品的焊接可靠性。
图1是本实用新型实施例提供的叠层片式压敏电阻网络的结构示意图；[0014]图2是本实用新型实施例提供的叠层片式压敏电阻网络的分解结构示意图；图3是本实用新型实施例提供的制作叠层片式压敏电阻网络的方法流程图；图4是本实用新型第一实施例提供的叠层片式压敏电阻网络的立体结构示意图。
具体实施方式
为了使本实用新型的目的、技术方案及优点更加清楚明白，
以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释 本实用新型，并不用于限定本实用新型。本实用新型实施例提供的叠层片式压敏电阻网络将多个分立的压敏电阻单元集 成为一体，在多线路过压保护方面方便使用，提高了元件安装密度和效率，降低了整机成 本，实现了小型化。本实用新型实施例提供的叠层片式压敏电阻网络可以应用于移动通信、PDA、计算 机等电子设备在多线路过压保护电路中的高效安装。图1是本实用新型实施例提供的叠层 片式压敏电阻网络的结构示意图，图2是本实用新型实施例提供的叠层片式压敏电阻网络 的分解结构示意图；为了便于说明，仅示出了与本实用新型实施例相关的部分，详述如下。叠层片式压敏电阻网络包括下介质层1、多个压敏电阻单元2、端电极3以及上介 质层4 ；其中，多个压敏电阻单元2形成于下介质层1上；多个压敏电阻单元2之间相互独 立；端电极3连接至多个压敏电阻单元2的两个端部，多个压敏电阻单元2之间通过端电极 3连接；上介质层4与附着有多个压敏电阻单元2的下介质层1结合；压敏电阻单元2进一 步包括附着于下介质层上的内电极21以及覆盖于内电极上的压敏电阻膜22。在本实用新型实施例中，多个压敏电阻单元2通过端电极3构成并联形式。作为本实用新型的一个实施例，压敏电阻膜通过叠印或流延的方式覆盖于内电极 上。在本实用新型实施例中，下介质层1和上介质层4由压敏陶瓷粉料与粘合剂、溶 齐U、增塑剂充分球磨混合成粘度为20-500PaS的浆料制成。作为本实用新型的一个实施例，上介质层4是通过流延的方式在附着有多个压敏 电阻单元2的下介质层1上形成。在本实用新型实施例中，端电极是采用涂银机在多个压敏电阻单元2的两个端部 涂银后烧银形成。本实用新型实施例提供的叠层片式压敏电阻网络在成型过程中将多个分立的压 敏电阻单元集成为一体，应用于多线路过压保护方面，很大程度上提高了元件安装密度和 效率，降低了整机成本，同时也实现了小型化。图3示出了本实用新型实施例提供的制作叠层片式压敏电阻网络的方法流程，为 了便于说明，仅示出了与本实用新型实施例相关的部分，详述如下。制作上述叠层片式压敏电阻网络的方法包括下述步骤在步骤S31中，配料将压敏陶瓷粉料与粘合剂、溶剂、增塑剂充分球磨混合成粘 度为20-500PaS的浆料；在步骤S32中，流延成型采用步骤S31中的浆料制作下介质层，在下介质层上设 置多个压敏电阻单元，即在下介质层上印刷设定图案的内电极浆料，然后烘干；采用步骤S31中压敏电阻浆料流延形成的压敏电阻膜覆盖在内电极图案之上，然后烘干；重复进行 印刷图案和流延压敏电阻膜步骤至设定的层数；在附着有多个压敏电阻单元的下介质层上 流延上介质层；在步骤S33中，制作端电极采用专用的异形涂银机根据压敏电阻网络端电极形 状选用合适的涂银滚轮，将端电极形状移印在瓷片之上，然后经烧银完成端电极制作。在本实用新型实施例中，上述制作叠层片式压敏电阻网络的方法还进一步包括下 述步骤在步骤S34中，表面处理在步骤S33中的压敏电阻网络表面除端电极外的地方涂 敷保护层。其中，保护层可以为玻璃、绝缘陶瓷、酚醛树脂、环氧树脂、硅树脂中的一种或多 种。作为本实用新型的一个实施例，在压敏电阻网络除端电极外的其余瓷体上形成均 勻致密、耐湿的保护层，有效解决了压敏电阻网络在电镀的过程中导致的扩散和带来性能 变差的问题，使压敏电阻网络更易于进行电镀镍、锡处理，大大提高了产品的焊接可靠性。在步骤S35中，将表面处理后的压敏电阻网络经电镀、分选得到叠层片式压敏电 阻网络成品。本实用新型实施例提供的叠层片式压敏电阻网络采用多层陶瓷低温共烧技术，将 压敏电阻材料与内电极材料，按一定电路模式集成共烧，形成一体化结构的陶瓷多元组件； 具有多端电极引出和规则的矩形尺寸，避免各种异形结构，实现自动高速贴装。与传统的片 式压敏电阻器相比，叠层片式压敏电阻网络因具有一体化集成结构，提高了器件的可靠性， 高度集成化提高了元件安装密度和效率，降低了整机成本。为了更进一步的说明本实用新型提供的叠层片式压敏电阻网络，图4示出了第一 实施例提供的叠层片式压敏电阻网络的立体结构，详述如下叠层片式压敏电阻网络中集成了四个分立的压敏电阻单元，各个分立的压敏电阻 单元在整个压敏电阻网络中采取并联或串联或串、并联结合的方式组成。其中，10为压敏电 阻基体，四个内电极211、212、213、214设置于压敏电阻基体10上，四个端电极31、32、33、 34形成于压敏电阻单元的两个端部；5为包封层。这样将多个分立的压敏电阻单元集成在 一个叠层片式压敏电阻网络中通过共烧成型，提高了各个分立的压敏电阻单元的一致性和 可靠性；在多线路过压保护方面方便使用，很大程度上提高了元件安装密度和效率。本实用新型实施例提供的叠层片式压敏电阻网络将多个分立的压敏电阻单元集 成为一体，在多线路过压保护方面方便使用，提高了元件安装密度和效率，降低了整机成 本，实现了小型化；同时在压敏电阻网络除端电极外的其余瓷体上形成均勻致密、耐湿的保 护层，有效解决了压敏电阻网络在电镀的过程中导致的扩散和带来性能变差的问题，使压 敏电阻网络更易于进行电镀镍、锡处理，大大提高了产品的焊接可靠性。以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本 实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型 的保护范围之内。
权利要求一种叠层片式压敏电阻网络，其特征在于，所述叠层片式压敏电阻网络包括下介质层；形成于所述下介质层上的多个压敏电阻单元，所述多个压敏电阻单元之间相互独立；连接至所述多个压敏电阻单元的两个端部的端电极；以及上介质层，与附着有多个压敏电阻单元的下介质层结合；所述压敏电阻单元进一步包括内电极，附着于所述下介质层上；以及压敏电阻膜，覆盖于所述内电极上。
2.如权利要求1所述的叠层片式压敏电阻网络，其特征在于，所述多个压敏电阻单元 通过所述端电极构成并联形式。
3.如权利要求1所述的叠层片式压敏电阻网络，其特征在于，所述压敏电阻膜通过叠 印或流延的方式覆盖于所述内电极上。
4.如权利要求1所述的叠层片式压敏电阻网络，其特征在于，所述上介质层是通过流 延的方式在附着有多个压敏电阻单元的下介质层上形成。
5.如权利要求1所述的叠层片式压敏电阻网络，其特征在于，所述端电极是采用涂银 机在所述多个压敏电阻单元的两个端部涂银后烧银形成。
专利摘要本实用新型适用于电子元器件领域，提供了一种叠层片式压敏电阻网络；叠层片式压敏电阻网络包括下介质层；形成于下介质层上的多个压敏电阻单元，多个压敏电阻单元之间相互独立；连接至多个压敏电阻单元的两个端部的端电极；以及上介质层，与附着有多个压敏电阻单元的下介质层结合；压敏电阻单元进一步包括附着于下介质层上的内电极以及覆盖于内电极上的压敏电阻膜。本实用新型提供的叠层片式压敏电阻网络将多个分立的压敏电阻单元集成为一体，在多线路过压保护方面方便使用，提高了元件安装密度和效率，降低了整机成本，实现了小型化。
文档编号H01C7/10GK201556493SQ20092013440
公开日2010年8月18日 申请日期2009年7月30日 优先权日2009年7月30日
发明者丁晓鸿, 付贤民, 尚晓云, 徐平友, 徐鹏飞, 段凛, 马建华, 黄寒寒, 黄波 申请人:深圳振华富电子有限公司;中国振华(集团)科技股份有限公司