专利名称：一种氮化镓基led外延片及其生长方法
技术领域：
本发明本发明涉及一种LED外延片及其生长方法，特别涉及一种提高其抗静电能力的氮化镓基LED外延片及其生长方法，属于半导体技术领域。
背景技术：
氮化镓基材料，包括InGaN、GaN, AlGaN合金，为直接带隙半导体，且带隙从1. 8 6. 2eV连续可调，是生产高亮度蓝、绿光和白光LED的首选材料，广泛应用于全彩大屏幕显示、LCD背光源、信号灯、照明等领域。一般采用ITO作为电极的GaN LED器件，因为ITO与pGaN直接接触普遍不良，会造成电流密度不均勻，局部电流密度过大。而GaN基材料又大多生长在蓝宝石衬底上，由于GaN基材料与蓝宝石衬底之间的晶格失配度较大，约为13.5%，所以会在外延层中产生大量的位错与缺陷，缺陷的密度高达IX IO8 IX KT/cm3。因为ρ型电极的局部电流密度过高，会使该位置的电荷沿着外延层的缺陷进入LED的pn结区。同时蓝宝石衬底为绝缘材料，因摩擦、感应、传导等因素而产生的静电电荷难以从衬底方向释放，当电荷积累到一定程度就会发生静电释放现象(Electro Static Discharge,ESD) 0故以蓝宝石为衬底的GaN 基LED芯片属于静电敏感器件，其抗静电能力较差。GaN基LED芯片的抗ESD能力在人体模式标准下测量值通常小于士 1000V (参考Chang，S.J.等人2003年在Electron Device Letters, IEEE Volume 24, Issue 3 发表的 Improved ESD protection by combining InGaN-GaN MQff LEDswith GaN Schottky diodes)。有些机构为了提高 GaN 基 LED 器件的 ESD而引入了较复杂的器件制造方法(中国专利公开号CN 1988119A)，提高了器件制造的成本。静电释放会以极高的强度很迅速地发生，放电电流流经LED的PN结时，产生的焦耳热使芯片PN两极之间局部介质熔融，造成PN结短路或漏电，从而造成LED器件突发性失效或潜在性失效。突发性失效造成LED的永久性失效，即短路。潜在性失效则可使LED的性能参数劣化，例如漏电流加大，一般GaN基LED受到静电损伤后所形成的隐患并无任何方法可治愈，而且因为参数劣化导致恶性循环，最终导致永久性失效。因此，必须在外延过程中引入新的结构以抵抗ESD对器件的损伤。本发明通过采用调制掺杂的接触层结构，缓解静电对氮化镓基LED的冲击，从材料生长方面提高LED对静电的耐受能力，节省了为提高LED器件的ESD而附加的芯片制造成本。
发明内容
本发明的目的在于提供一种氮化镓基LED外延片结构及其生长方法。通过采用调制掺杂接触层结构，在调制掺杂接触层中产生二维空穴气，使电荷首先沿着调制掺杂界面水平运动，从而对瞬间高压静电的冲击起到了分散、缓冲的作用，减小了高压静电的破坏力，从而提高氮化镓基LED器件的抗静电能力。本发明的技术方案时
一种氮化镓基LED外延片，其结构从下至上依次为衬底、氮化镓基缓冲层、非掺杂氮化镓层、η型氮化镓层、多量子阱层、ρ型铝镓氮层、ρ型氮化镓层和接触层；该接触层为η 型^ixGiVxN层，或者为ρ型^ixGiVxN层，其中χ为摩尔系数，0 < χ < 1。所述的η型hx(}ai_xN层包括低h组分的低掺杂η型hxGai_xN层和高h组分的高掺杂η型InxGai_xN层；其中所述低h组分的低掺杂η型InxGai_xN层厚度为1 5nm，选用Si作为η型掺杂，浓度在le_17cm_3 5e_18Cm_3，摩尔系数χ的范围为0. 05^x^0.15； 所述高h组分的高掺杂η型Ιηχ(^_χΝ层厚度为1 5nm，选用Si作为η型掺杂，浓度在 k_18cm_3 2e_19cm_3，摩尔系数χ的范围为0. 1彡χ彡0. 25。所述的P型hx(}ai_xN层包括低h组分的低掺杂ρ型hxGai_xN层和高h组分的高掺杂P型InxGa1^xN层；其中低In组分的低掺杂ρ型InxGa1^xN层厚度为1 5nm,选用Mg 作为P型掺杂，浓度在le_17cm_3 le_19Cm_3，摩尔系数χ的范围为0. 05 ^ χ ^ 0. 15 ；所述高 In组分的高掺杂ρ型LxGiVxN层厚度为1 5nm，选用Mg作为ρ型掺杂，浓度在le_19Cm_3 5e-2°CnT3，摩尔系数χ的范围为0. 1 ^ χ ^ 0. 25。本发明采用金属有机物化学气相沉积法(MOCVD，Metalorganic ChemicalVapor Deposition)生长，衬底选用(0001)晶向的蓝宝石，金属有机源和氮源分别是三甲基镓 (TMGa)、三甲基铟(TMh)、三乙基镓(TEfei)、三甲基铝(TMAl)和氨气(NH3)，η型掺杂剂为 200ppm的H2携载的硅烷(SiH4)，ρ型掺杂剂为二茂镁(Cp2Mg)。所述氮化镓基LED外延片的生长方法，采用MOCVD方法，依次进行以下生长步骤1)在1050 1250°C下在H2环境中高温净化蓝宝石衬底5 10分钟；2)降温至530 560°C生长20 35nm厚度的低温氮化镓基缓冲层；3)升温至1100 1200°C生长1 2. 5 μ m厚度的非掺杂氮化镓层；4)生长1.5 3μπι厚度的η型氮化镓层；5)降温至740 860°C，生长5 15个周期的hGaN/GaN的多量子阱层；6)升温至960 1080°C，生长30 120nm厚度的ρ型铝镓氮层；7)生长150 400nm厚度的ρ型氮化镓层；8)降温至740 860°C，生长2 IOnm厚度的η型hxGai_xN层或者ρ型LxGivxN 层作为接触层。将外延片按照标准芯片工艺制作成300 X 300 μ m2的以ITO为透明电极的芯片。对芯片抗ESD能力的测试参照GJB 548Α-1996《微电子器件试验方法和程序》，采用人体模式标准(HBM，Human Body Model)，对300X300 μ m2的芯片通过反向4000V的ESD后，测试其在8V反向电压下的漏电流，失效标准为0. 5 μ A，统计达到反向漏电流(Ir)符合标准的芯片的良品率。本发明的优点在于通过采用低h组分的低掺杂η型hx(iai_xN层和高h组分的高掺杂η型的层，或者是低h组分的低掺杂ρ型hx(iai_xN层和高h组分的高掺杂P型的hxGai_xN层构成的接触层，在双层式接触层结构中因为掺杂的浓度差而在界面产生调制掺杂结构。，由ESD引起的瞬间高压放电所产生的电荷在调制掺杂结构中形成二维空穴气，从而被分散，降低了瞬间放电产生的瞬间电流的密度，从而减小了 ESD对器件结构的破坏力，提高了器件的抗静电能力。按标准芯片工艺制作的300 X 300 μ m2的以ITO为透明电极的芯片，其反向4000V的ESD良品率为90%以上。
图1 氮化镓基LED外延片结构示意图示意图。其中101为衬底，102为低温氮化镓基缓冲层，103为非掺杂氮化镓层，104为氮化镓基η型层，11为多量子阱层，105为ρ型铝镓氮层，106为氮化镓基ρ型层，12为接触层。
具体实施例方式实施例11.将(0001)晶向的蓝宝石衬底放入反应室中，然后在H2环境中升温至1050°C， 稳定10分钟，对衬底进行高温净化。2.降温至530°C生长20nm厚度的低温氮化镓基缓冲层。3.升温至1100°C生长1 μ m厚度的非掺杂氮化镓。4.在1100°C生长1.5μπι厚度的η型氮化镓。5.在N2环境中生长10个周期的多量子阱层，GaN垒层厚度为20nm，生长温度为 8500C ；InGaN阱层厚度为2nm，生长温度为810°C。6.升温至 960 0C 生长 30nm 厚度的 ρ 型 Ala 15Ga0.85N 层。7.在940°C生长150nm厚度的ρ型氮化镓。8.在810°C生长2nm厚度的低掺杂ρ型InaMl9N和2nm高掺杂ρ型In0.2Ga0.8N 电极接触层。9.降温至室温，生长结束。本实施例按标准芯片工艺制作的300X300 μ m2的以ITO为透明电极的芯片，其反向4000V的ESD良品率为95%。实施例2采用MOCVD法生长除步骤8以外，其它步骤如实施例1中所示。而第8步为8.在810°C生长2nm厚度的低掺杂η型InaiGEia9N* 2nm高掺杂η型Ina2Giia8N 电极接触层。本实施例按标准芯片工艺制作的300X300 μ m2的以ITO为透明电极的芯片，其反向4000V的ESD良品率为90%。实施例3采用MOCVD法生长。1.将(0001)晶向的蓝宝石衬底放入反应室中，然后在H2环境中升温至1050°C， 稳定10分钟，对衬底进行高温净化。2.降温至530°C生长20nm厚度的低温氮化镓基缓冲层。3.升温至1100°C生长1. 5 μ m厚度的非掺杂氮化镓。4.在1100°C生长2 μ m厚度的η型氮化镓。5.在N2环境中生长5个周期的多量子阱层，GaN垒层厚度为20nm，生长温度为 8500C ；InGaN阱层厚度为1.6nm，生长温度为810°C。6.升温至 960 0C 生长 30nm 厚度的 ρ 型 Ala 15Ga0.85N 层。7.在940°C生长150nm厚度的ρ型氮化镓。
8.在810°C生长2nm厚度的低掺杂ρ型Inatl5Gaa95N和2nm高掺杂ρ型InaiGiia9N 电极接触层。9.降温至室温，生长结束。本实施例按标准芯片工艺制作的300X300 μ m2的以ITO为透明电极的芯片，其反向4000V的ESD良品率为92%。实施例4采用MOCVD法生长。除步骤8以外，其它步骤如实施例3中所示；8.在810°C生长2nm厚度的低掺杂η型Inatl5Gaa95N和2nm高掺杂η型InaiGaa95N 电极接触层。本实施例按标准芯片工艺制作的300X300 μ m2的以ITO为透明电极的芯片，其反向4000V的ESD良品率为94%。实施例5采用MOCVD法生长。除步骤8以外，其它步骤如实施例3中所示；8.在810°C生长Inm厚度的低掺杂ρ型Inai5GEia85N和Inm高掺杂ρ型Ina25GEia75N 电极接触层。本实施例按标准芯片工艺制作的300X300 μ m2的以ITO为透明电极的芯片，其反向4000V的ESD良品率为95%。实施例6采用MOCVD法生长。除步骤8以外，其它步骤如实施例4中所示；8.在810°C生长Inm厚度的低掺杂η型Intl. ^GEia85N和Inm高掺杂η型Ina25Gaa75N 电极接触层本实施例按标准芯片工艺制作的300X300 μ m2的以ITO为透明电极的芯片，其反向4000V的ESD良品率为92%。实施例7采用MOCVD法生长。除步骤8以外，其它步骤如实施例3中所示；8.在810°C生长Inm厚度的低掺杂ρ型InaMl9N和3nm高掺杂ρ型In0.2Ga0.8N 电极接触层本实施例按标准芯片工艺制作的300X300 μ m2的以ITO为透明电极的芯片，其反向4000V的ESD良品率为96%。实施例8采用MOCVD法生长。除步骤8以外，其它步骤如实施例4中所示；8.在810°C生长Inm厚度的低掺杂η型InaiGEia9N禾口 3nm高掺杂η型Ina2Giia8N 电极接触层。本实施例按标准芯片工艺制作的300X300 μ m2的以ITO为透明电极的芯片，其反向4000V的ESD良品率为94%。实施例9采用MOCVD法生长。除步骤8以外，其它步骤如实施例3中所示；8.在810°C生长2nm厚度的低掺杂ρ型1% 15Ga0.85N和5nm高掺杂ρ型Ina25Ga0.75N 电极接触层。本实施例按标准芯片工艺制作的300X300 μ m2的以ITO为透明电极的芯片，其反向4000V的ESD良品率为99%。实施例10采用MOCVD法生长。除步骤8以外，其它步骤如实施例4中所示8.在 810°C生长 2nm 厚度的低掺杂 η 型 Intl. 15Ga0.85N 和 5nm 高掺杂 η 型 Ina25Ga0.75N 电极接触层。本实施例按标准芯片工艺制作的300X300 μ m2的以ITO为透明电极的芯片，其反向4000V的ESD良品率为95%。实施例11采用MOCVD法生长。除步骤8以外，其它步骤如实施例3中所示；8.在810°C生长5nm厚度的低掺杂ρ型Lai5GEia85N和Inm高掺杂ρ型Ina25Giia75N 电极接触层。本实施例按标准芯片工艺制作的300X300 μ m2的以ITO为透明电极的芯片，其反向4000V的ESD良品率为96%。实施例12采用MOCVD法生长。除步骤8以外，其它步骤如实施例4中所示；8.在810°C生长5nm厚度的低掺杂η型Lai5GEia85N和Inm高掺杂η型Ina25Gaa75N 电极接触层。本实施例按标准芯片工艺制作的300X300 μ m2的以ITO为透明电极的芯片，其反向4000V的ESD良品率为96%。实施例13采用MOCVD法生长。除步骤8以外，其它步骤如实施例3中所示；8.在760 V生长Inm厚度的低掺杂ρ型1% 15Ga0.85N和Inm高掺杂ρ型Ina 25Ga0.75N 电极接触层。本实施例按标准芯片工艺制作的300X300 μ m2的以ITO为透明电极的芯片，其反向4000V的ESD良品率为95%。实施例14采用MOCVD法生长。除步骤8以外，其它步骤如实施例4中所示
8.在 760 0C 生长 Inm 厚度的低掺杂 η 型 Intl. 15Ga0.85N 和 3nm 高掺杂 η 型 Ina 25Ga0.75N 电极接触层。本实施例按标准芯片工艺制作的300X300 μ m2的以ITO为透明电极的芯片，其反向4000V的ESD良品率为94%。实施例15采用MOCVD法生长。除步骤8以外，其它步骤如实施例4中所示8.在760 V生长2nm厚度的低掺杂ρ型1% 15Ga0.85N和2nm高掺杂ρ型Ina 25Ga0.75N 电极接触层。本实施例按标准芯片工艺制作的300 X 300 μ m2的以ITO为透明电极的芯片，其反向4000V的ESD良品率为97%。实施例16采用MOCVD法生长。除步骤8以外，其它步骤如实施例4中所示8.在760 V生长2nm厚度的低掺杂η型Ina 15Ga0.85N和2nm高掺杂η型Ina 25Ga0.75N 电极接触层。本实施例按标准芯片工艺制作的300X300 μ m2的以ITO为透明电极的芯片，其反向4000V的ESD良品率为94%。实施例17采用MOCVD法生长。1.将(0001)晶向的蓝宝石衬底放入反应室中，然后在H2环境中升温至1050°C， 稳定10分钟，对衬底进行高温净化。2.降温至530°C生长20nm厚度的低温氮化镓基缓冲层。3.升温至1180°C生长1 μ m厚度的非掺杂氮化镓。4.在1180°C生长1.5μπι厚度的η型氮化镓。5.在N2环境中生长5个周期的多量子阱层，GaN垒层厚度为20nm，生长温度为 8500C ；InGaN阱层厚度为1.6nm，生长温度为810°C。6.升温至 1000°C生长 30nm 厚度的 ρ 型 Alai5GEia85N 层。7.在950°C生长150nm厚度的ρ型氮化镓。8.在810°C生长2nm厚度的低掺杂ρ型InaMl9N和2nm高掺杂ρ型In0.2Ga0.8N 电极接触层。9.降温至室温，生长结束。本实施例按标准芯片工艺制作的300X300 μ m2的以ITO为透明电极的芯片，其反向4000V的ESD良品率为97%。实施例18采用MOCVD法生长。除步骤8以外，其它步骤如实施例17中所示8.在810°C生长2nm厚度的低掺杂η型InaiGEia9N* 2nm高掺杂η型Ina2Giia8N 电极接触层。
本实施例按标准芯片工艺制作的300X300 μ m2的以ITO为透明电极的芯片，其反向4000V的ESD良品率为95%。实施例19采用MOCVD法生长。1.将(0001)晶向的蓝宝石衬底放入反应室中，然后在H2环境中升温至1050°C， 稳定10分钟，对衬底进行高温净化。2.降温至530°C生长20nm厚度的低温氮化镓基缓冲层。3.升温至1180°C生长1 μ m厚度的非掺杂氮化镓。4.在1180°C生长1.5μπι厚度的η型氮化镓。5.在N2环境中生长15个周期的多量子阱层，GaN垒层厚度为20nm，生长温度为 8500C ；InGaN阱层厚度为1. 6nm，生长温度为810°C。6.在950°C生长150nm厚度的ρ型氮化镓。7.在810°C生长2nm厚度的低掺杂ρ型InaMl9N和2nm高掺杂ρ型In0.2Ga0.8N 电极接触层。8.降温至室温，生长结束。本实施例按标准芯片工艺制作的300X300 μ m2的以ITO为透明电极的芯片，其反向4000V的ESD良品率为96%。实施例20采用MOCVD法生长。除步骤7以外，其它步骤如实施例19中所示7.在810°C生长2nm厚度的低掺杂η型InaiGEia9N* 2nm高掺杂η型Ina2Giia8N 电极接触层。本实施例按标准芯片工艺制作的300X300 μ m2的以ITO为透明电极的芯片，其反向4000V的ESD良品率为94%。实施例21采用MOCVD法生长。1.将(0001)晶向的蓝宝石衬底放入反应室中，然后在H2环境中升温至1050°C， 稳定10分钟，对衬底进行高温净化。2.降温至530°C生长20nm厚度的低温氮化镓基缓冲层。3.升温至1100°C生长1 μ m厚度的非掺杂氮化镓。4.在1100°C生长1.5μπι厚度的η型氮化镓。5.在N2环境中生长15个周期的多量子阱层，GaN垒层厚度为20nm，生长温度为 7600C ；InGaN阱层厚度为1. 6nm，生长温度为760°C。6.升温至 960 0C 生长 30nm 厚度的 ρ_Α1α 15Ga0.85N 层7.在930°C生长150nm厚度的ρ型氮化镓。8.在760°C生长2nm厚度的低掺杂ρ型InaMl9N和2nm高掺杂ρ型In0.2Ga0.8N 电极接触层。9.降温至室温，生长结束。本实施例按标准芯片工艺制作的300X300 μ m2的以ITO为透明电极的芯片，其反向4000V的ESD良品率为94%。实施例22采用MOCVD法生长。除步骤8以外，其它步骤如实施例21中所示。8.在760°C生长2nm厚度的低掺杂η型InaMl9N和2nm高掺杂η型In0.2Ga0.8N 电极接触层。本实施例按标准芯片工艺制作的300X300 μ m2的以ITO为透明电极的芯片，其反向4000V的ESD良品率为95%。实施例23采用MOCVD法生长。1.将(0001)晶向的蓝宝石衬底放入反应室中，然后在H2环境中升温至1050°C， 稳定10分钟，对衬底进行高温净化。2.降温至530°C生长20nm厚度的低温氮化镓基缓冲层。3.升温至1100°C生长1 μ m厚度的非掺杂氮化镓。4.在1100°C生长1.5μπι厚度的η型氮化镓。5.在N2环境中生长10个周期的多量子阱层，GaN垒层厚度为20nm，生长温度为 8600C ；InGaN阱层厚度为2nm，生长温度为760°C。6.升温至 960°C生长 IOOnm 厚度的 P-Alai5GEia85N 层。7.在930°C生长150nm厚度的ρ型氮化镓。8.在760°C生长2nm厚度的低掺杂ρ型InaMl9N和2nm高掺杂ρ型In0.2Ga0.8N 电极接触层。9.降温至室温，生长结束。本实施例按标准芯片工艺制作的300X300 μ m2的以ITO为透明电极的芯片，其反向4000V的ESD良品率为92%。实施例M采用MOCVD法生长。除步骤8以外，其它步骤如实施例23中所示。8.在760°C生长2nm厚度的低掺杂η型InaMl9N和2nm高掺杂η型In0.2Ga0.8N 电极接触层。本实施例按标准芯片工艺制作的300X300 μ m2的以ITO为透明电极的芯片，其反向4000V的ESD良品率为94%。实施例25采用MOCVD法生长。1.将(0001)晶向的蓝宝石衬底放入反应室中，然后在H2环境中升温至1050°C， 稳定10分钟，对衬底进行高温净化。2.降温至530°C生长20nm厚度的低温氮化镓基缓冲层。3.升温至1100°C生长1 μ m厚度的非掺杂氮化镓。4.在1100°C生长1.5μπι厚度的η型氮化镓。5.在N2环境中生长10个周期的多量子阱层，GaN垒层厚度为20nm，生长温度为
109300C ；InGaN阱层厚度为2nm，生长温度为760°C。6.升温至 960°C生长 IOOnm 厚度的 P-Alai5GEia85N 层。7.在930°C生长150nm厚度的ρ型氮化镓。8.在760°C生长2nm厚度的低掺杂ρ型InaMl9N和2nm高掺杂ρ型In0.2Ga0.8N 电极接触层。9.降温至室温，生长结束。本实施例按标准芯片工艺制作的300X300 μ m2的以ITO为透明电极的芯片，其反向4000V的ESD良品率为94%。实施例沈采用MOCVD法生长。除步骤8以外，其它步骤如实施例25中所示。8.在760 V生长Inm厚度的低掺杂ρ型1% 15Ga0.85N和2nm高掺杂ρ型Ina 25Ga0.75N 电极接触层。本实施例按标准芯片工艺制作的300X300 μ m2的以ITO为透明电极的芯片，其反向4000V的ESD良品率为95%。实施例27采用MOCVD法生长。除步骤8以外，其它步骤如实施例25中所示。8.在760 V生长Inm厚度的低掺杂ρ型1% 15Ga0.85N和3nm高掺杂ρ型Ina 25Ga0.75N 电极接触层。本实施例按标准芯片工艺制作的300X300 μ m2的以ITO为透明电极的芯片，其反向4000V的ESD良品率为97%。
权利要求
1.一种氮化镓基LED外延片，其结构从下至上依次为衬底、氮化镓基缓冲层、非掺杂氮化镓层、η型氮化镓层、多量子阱层、ρ型铝镓氮层、ρ型氮化镓层和接触层，其特征在于所述接触层为η型LxGi^xN层，或者为ρ型LxGi^xN层，其中χ为摩尔系数，0 < χ < 1。
2.如权利要求1所述的氮化镓基LED外延片，其特征在于所述η型Inx^vxN层包括低 In组分的低掺杂η型hxGai_xN层和高h组分的高掺杂η型hx(iai_xN层；其中，所述低h组分的低掺杂η型hxGai_xN层厚度为1 5nm，选用Si作为η型掺杂， 浓度在Ie-1W3 5e_18Cm_3，摩尔系数χ的范围为0. 05^x^0.15；所述高h组分的高掺杂η型hx(iai_xN层厚度为1 5nm，选用Si作为η型掺杂，浓度在 5e-18Cm_3 2e_19Cm_3，摩尔系数 χ 的范围为0. 1 ^ χ ^ 0. 25。
3.如权利要求1所述的氮化镓基LED外延片，其特征在于所述的ρ型Inx^vxN层包括低h组分的低掺杂P型层和高h组分的高掺杂ρ型hxGai_xN层；其中，低h组分的低掺杂ρ型hxGai_xN层厚度为1 5nm，选用Mg作为ρ型掺杂，浓度在Ie-1W3 le_19cm_3，摩尔系数χ的范围为0. 05^x^0.15；所述高h组分的高掺杂P型InxGai_xN层厚度为1 5nm，选用Mg作为ρ型掺杂，浓度在 Ie-19CnT3 5e_2°Cm_3，摩尔系数 χ 的范围为0. 1 ^ χ ^ 0. 25。
4.如权利要求1 3任意一项所述的氮化镓基LED外延片的生长方法，采用MOCVD方法，依次进行以下生长步骤1)在1050 1250°C下在吐环境中高温净化蓝宝石衬底5 10分钟；2)降温至530 560°C生长20 35nm厚度的低温氮化镓基缓冲层；3)升温至1100 1200°C生长1 2.5μπι厚度的非掺杂氮化镓层；4)生长1.5 3 μ m厚度的η型氮化镓层；5)降温至740 860°C，生长5 15个周期的hGaN/GaN的多量子阱层；6)升温至960 1080°C，生长30 120nm厚度的ρ型铝镓氮层；7)生长150 400nm厚度的ρ型氮化镓层；8)降温至740 8600C，生长2 IOnm厚度的η型InxGa1^xN层或者ρ型InxGa1^xN层作为接触层。
全文摘要
一种氮化镓基LED外延片及其生长方法，其结构从下至上依次为衬底、氮化镓基缓冲层、非掺杂氮化镓层、n型氮化镓层、多量子阱层、p型铝镓氮层、p型氮化镓层和接触层，其特征在于所述接触层为n型InxGa1-xN层，或者为p型InxGa1-xN层，其中x为摩尔系数，0＜x＜1。通过在接触层中加入In组分和浓度渐变的掺杂层来获得调制掺杂接触层外延结构，缓解静电对氮化镓基LED的冲击，提高LED对静电的耐受能力。按照标准芯片工艺制作成300×300μm2的芯片，其反向4000V的ESD良品率为90％以上。
文档编号H01L33/32GK102194939SQ20101012843
公开日2011年9月21日 申请日期2010年3月16日 优先权日2010年3月16日
发明者关秋云, 刘俊, 周德保, 王东盛, 肖志国 申请人:大连美明外延片科技有限公司