专利名称：高抗辐照cmos半导体集成电路及制备方法
技术领域：
本发明涉及集成电路技术。
背景技术：
随着空间技术以及核技术的发展，越来越多的电子设备需要在各种辐照环境下应 用。半导体集成电路在工作时所遭受的辐照量，主要是由辐照环境及其工作条件所决定。辐 照同半导体集成电路中的元器件相互作用，引起它们的电性能参数变化甚至失效，导致半 导体集成电路功能失效，从而造成电子设备不能正常工作。为了使电子设备在特定的辐照 环境下能正常工作，必须提高半导体集成电路的抗辐照性能。互补型金属氧化物半导体(Complementary Metal Oxide Semiconductor, CMOS) 器件是一种基本的电子器件，而CMOS集成电路是目前主流的半导体集成电路技术。然而在 CMOS半导体集成电路中，由于η阱或/和ρ阱的存在会产生由寄生双极型晶体管造成的严 重问题，这就是闩锁效应(latch-up)。防止闩锁效应的有效方法之一是实现器件间的隔离。 隔离的方法通常有PN结隔离、硅局部氧化隔离(Local Oxidiation of Silicon,L0C0S)和 浅槽隔离(Shallow Trench Isolation, STI) 0 PN结隔离需要复杂的电路设计，同时会产生 不良的电阻电容特性。L0C0S隔离技术横向尺寸不能精确控制，随着工艺线宽的减小而不适 用，同时存在鸟嘴现象，浪费有源区面积影响集成度。对于STI，一方面总剂量辐照响应差 于L0C0S隔离技术，另一方面辐照会导致浅槽下的漏电流，从而导通寄生晶体管导致闩锁 效应。虽然可以通过优化S TI工艺得到5Mard(Si02)的加固水平，但是增加了工艺的步骤 和复杂性以及成本。此外，相比于绝缘体上半导体(Silicon on Insulator, S0I)隔离技术 也能极大地降低成本。对于浅槽隔离或硅局部氧化隔离结构如图1所示，寄生npn和pnp双极型晶体管 电路原理图如图2所示。寄生npn双极型晶体管T1与匪05、η阱和衬底有关。同样地，寄 生pnp双极型晶体管T2与PMOS —起被确定。当器件受到辐照，产生电流注入节点A使Vx 上升，则Iei增大，Vb下降，I Ia I增大，导致Va进一步上升，如果环路增益大于或等于1，这种 现象将持续下去，直到两个寄生晶体管都完全导通，此时该电路被闩锁。因此，非常迫切需要发展出一种低成本且能有效提高CMOS半导体集成电路抗辐 照性能的器件隔离技术。
发明内容
本发明所要解决的技术问题是，提供一种具有高抗辐照性能的CMOS半导体集成 电路及其制备方法。本发明解决所述技术问题采用的技术方案是，高抗辐照CMOS半导体集成电路，包 括衬底、外延层、P阱和η阱，在ρ阱和η阱之间有至少一道隔离槽，所述隔离槽贯穿外延层， 其底端设置于衬底，隔离槽填充有绝缘介质。进一步的，ρ阱和η阱分别设置在隔离槽之间。
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本发明提供高抗辐照CMOS半导体集成电路制备方法，包括下述步骤(1)在衬底上生长外延层；(2)分别形成η阱和ρ阱；(3)在η阱和ρ阱之间深槽刻蚀，包括薄氧生长、氮化硅沉积和深槽刻蚀；(4)深槽绝缘介质填充，包括沟槽衬垫氧化硅生长和沟槽绝缘介质填充；(5)深槽绝缘介质层抛光——氮化物去除，包括沟槽绝缘介质抛光和氮化硅去 除；(6)按照CMOS半导体集成电路标准工艺形成器件和集成电路。进一步的说，所述步骤⑴为衬底为ρ型硅片10，生长ρ-外延层，厚度约 5. 0 μ m ；所述步骤(2)为热生长厚度约150 A的掩蔽氧化层，光刻η阱注入区，注入磷形 成η阱，光刻ρ阱注入区，注入硼形成ρ阱；所述步骤(3)为热生长薄氧化层，厚度约150 Α，再用LPCVD沉积氮化硅，光刻出 深槽隔离区，然后采用DRIE刻蚀透整个外延层，得到深槽；所述步骤(4)为热生长沟槽衬垫氧化硅，厚度约150 Α，再采用HWP进行沟槽氧 化硅填充；所述步骤(5)为采用CMP对沟槽氧化硅抛光，然后热磷酸去除氮化硅。本发明结合外延生长、光刻、刻蚀和化学机械抛光工艺(Chemical Mechanical Polishing, CMP)，在外延层实现深槽隔离结构。由于深槽对外延层的隔断，寄生npn双极 型晶体管T1的基区宽度增加，同时基区经过高浓度衬底，增加了基区的复合，从而减小了增 益，也使得环路的增益极大地减小，从而能有效防止闩锁效应的发生。因此，一方面低掺杂 外延层具有与衬底隔离作用，同时外延层可减少器件缺陷，从而减少辐照引入的电荷俘获 中心；另一方面，深槽隔离结构使CMOS半导体集成电路的η阱和ρ阱电性能充分隔离，从而 避免辐照引起的漏电流，能有效防止闩锁效应的发生。以下结合附图和具体实施方式
对本发明作进一步的说明。
图1为寄生npn和pnp双极型晶体管电路原理图。图2为现有技术的浅槽隔离结构及寄生双极型晶体管示意图。图3为本发明的深槽隔离结构及寄生双极型晶体管示意图。图4为本发明的外延层和形成双阱的示意图。图5为本发明的深槽刻蚀示意图。图6为本发明的深槽绝缘介质填充的示意图。图7为本发明的深槽绝缘介质层抛光-氮化物去除的示意图。
具体实施例方式本发明针对CMOS半导体集成电路在辐照环境下产生严重闩锁效应而提出一种能 有效提高其抗辐照性能的深槽隔离技术。该技术采用的深槽隔离结构的制作方法通过以下 实施例详细描述，且以下实施例仅是说明性的，本发明并不受这些实施例的限制。
实施例1衬底为ρ型硅片10，生长ρ-外延层11，ρ-外延层11厚度约5.0 μ m。参见图4， 形成双阱工艺，在P-外延层11的表面热生长厚度约150 A的掩蔽氧化层，作用为保护表面 以免沾污，减小注入损伤。光刻η阱注入区，然后注入磷形成η阱12，光刻P阱注入区，注入 硼形成P阱13。深槽刻蚀参见图5，用氢氟酸去除掩蔽氧化层，热生长薄氧化层20，厚度约150 Α, 作为在去掉上面氮化硅薄膜时源区的腐蚀保护层；再用LPCVD沉积氮化硅21，作为化学机 械抛光的阻挡层，保护有源区免受CMP的过度抛光；光刻出深槽隔离区22，然后采用DRIE 刻蚀透整个外延层，得到深槽。深槽氧化物填充参见图6，热生长沟槽衬垫氧化硅30，厚度约150 Α，再采用HWP进 行沟槽氧化硅填充31。深槽氧化层抛光-氮化物去除参见图7，采用CMP对沟槽氧化硅抛光，然后热磷酸 去除氮化硅。然后再按照CMOS半导体集成电路标准工艺形成器件和集成电路。实施例2衬底为ρ型硅片10，生长ρ-外延层11，厚度约5.0 μ m。参见图4，形成双阱工艺， 热生长厚度约120 A的掩蔽氧化层，作用为保护表面以免沾污，减小注入损伤光刻η阱注入 区，注入磷形成η阱12，光刻ρ阱注入区，注入硼形成ρ阱13。深槽刻蚀参见图5，用氢氟酸去除掩蔽氧化层，热生长薄氧化层20，厚度约120 Α, 作为在去掉上面氮化硅薄膜时源区的腐蚀保护层；再用LPCVD沉积氮化硅21，作为化学机 械抛光的阻挡层，保护有源区免受CMP的过度抛光；光刻出深槽隔离区22，然后采用DRIE 刻蚀透整个外延层，得到深槽。深槽多晶硅填充参见图6，热生长沟槽衬垫氧化硅30，厚度约120 Α，再采用LPCVD 进行沟槽多晶硅填充31。深槽多晶硅层抛光-氮化物去除参见图7，采用CMP对沟槽多晶硅抛光，然后热磷 酸去除氮化硅。然后再按照CMOS半导体集成电路标准工艺形成器件和集成电路。实施例3衬底为ρ型硅片10，生长ρ-外延层11，厚度约5. 0 μ m。然后进行深槽刻蚀，热生长 薄氧化层20，厚度约150 A，作为在去掉上面氮化硅薄膜时源区的腐蚀保护层；再用LPCVD 沉积氮化硅21，作为化学机械抛光的阻挡层，保护有源区免受CMP的过度抛光；光刻出深槽 隔离区22，然后采用DRIE刻蚀透整个外延层，得到深槽。深槽氧化物填充，热生长沟槽衬垫 氧化硅30，厚度约150 A，再采用HWP进行沟槽氧化硅填充31。深槽氧化层抛光-氮化物去除参见图7，采用CMP对沟槽氧化硅抛光，然后热磷酸 去除氮化硅。形成双阱工艺，热生长厚度约150 A的薄氧化层，作用为保护表面以免沾污，减小 注入损伤光刻η阱注入区，注入磷形成η阱12，光刻ρ阱注入区，注入硼形成ρ阱13。然后再按照CMOS半导体集成电路标准工艺形成器件和集成电路。本发明的深槽刻蚀和ρ阱、η阱的形成是平行的步骤，既可先形成阱，亦可先形成
5深槽，各步骤顺序的变换并非实质性的差异。本发明的深槽为刻蚀至衬底，贯穿外延层的 槽。以下为先形成深槽再形成阱的实施例，其具体参数可以与实施例1相同。实施例4高抗辐照CMOS半导体集成电路制备方法，其特征在于，包括下述步骤(1)在衬底上生长外延层；(2)深槽刻蚀，包括薄氧生长、氮化硅沉积和深槽刻蚀；(3)深槽绝缘介质填充，包括沟槽衬垫氧化硅生长和沟槽绝缘介质填充；(4)深槽绝缘介质层抛光——氮化物去除，包括沟槽绝缘介质抛光和氮化硅去 除；(5)在深槽的两侧分别形成η阱和P阱；(6)按照CMOS半导体集成电路标准工艺形成器件和集成电路。本发明的说明书已经清楚的说明本发明的原理及必要技术，普通技术人员完全能 够依据本发明的说明书实施，故对于更具体的技术细节不再赘述。
权利要求
高抗辐照CMOS半导体集成电路，包括衬底(10)、外延层(11)、p阱和n阱，其特征在于，在p阱和n阱之间有至少一道隔离槽(31)，所述隔离槽(31)贯穿外延层(11)，其底端设置于衬底(10)，隔离槽(31)填充有绝缘介质。
2.如权利要求1所述的高抗辐照CMOS半导体集成电路，其特征在于，ρ阱和η阱分别 设置在隔离槽之间。
3.高抗辐照CMOS半导体集成电路制备方法，其特征在于，包括下述步骤(1)在衬底上生长外延层；(2)分别形成η阱和ρ阱；(3)在η阱和ρ阱之间深槽刻蚀，包括薄氧生长、氮化硅沉积和深槽刻蚀；(4)深槽绝缘介质填充，包括沟槽衬垫氧化硅生长和沟槽绝缘介质填充；(5)深槽绝缘介质层抛光——氮化物去除，包括沟槽绝缘介质抛光和氮化硅去除；(6)按照CMOS半导体集成电路标准工艺形成器件和集成电路。
4.如权利要求2所述的高抗辐照CMOS半导体集成电路制备方法，其特征在于， 所述步骤(1)为衬底为P型硅片10，生长ρ-外延层11，厚度约5.0μπι;所述步骤(2)为热生长厚度约150 A的掩蔽氧化层，光刻η阱注入区，注入磷形成η 阱，光刻P阱注入区，注入硼形成P阱；所述步骤(3)为热生长薄氧化层(20)，厚度约150 Α，再用LPCVD沉积氮化硅(21)， 光刻出深槽隔离区(22)，然后采用DRIE刻蚀透整个外延层，得到深槽；所述步骤(4)为热生长沟槽衬垫氧化硅(30)，厚度约150 Α，再采用HWP进行沟槽氧 化硅填充；所述步骤(5)为采用CMP对沟槽氧化硅抛光，然后热磷酸去除氮化硅。
5.高抗辐照CMOS半导体集成电路制备方法，其特征在于，包括下述步骤(1)在衬底上生长外延层；(2)深槽刻蚀，包括薄氧生长、氮化硅沉积和深槽刻蚀；(3)深槽绝缘介质填充，包括沟槽衬垫氧化硅生长和沟槽绝缘介质填充；(4)深槽绝缘介质层抛光——氮化物去除，包括沟槽绝缘介质抛光和氮化硅去除；(5)在深槽的两侧分别形成η阱和ρ阱；(6)按照CMOS半导体集成电路标准工艺形成器件和集成电路。
全文摘要
高抗辐照CMOS半导体集成电路及制备方法，涉及集成电路技术。本发明包括衬底(10)、外延层(11)、p阱和n阱，在p阱和n阱之间有至少一道隔离槽(31)，所述隔离槽(31)贯穿外延层(11)，其底端设置于衬底(10)，隔离槽(31)填充有绝缘介质。本发明增加了寄生双极型晶体管基区的复合，从而减小了增益，也使得环路的增益极大地减小，从而能有效防止闩锁效应的发生。
文档编号H01L27/092GK101950747SQ201010283260
公开日2011年1月19日 申请日期2010年9月14日 优先权日2010年9月14日
发明者李威, 李平, 李建军 申请人:电子科技大学