专利名称：一种抗辐照性能增强的超陡倒掺杂mos器件的制作方法
技术领域：
本发明涉及超深亚微米器件，特别涉及具有抗总剂量辐照特性的超陡倒掺杂结构的MOS器件，属于集成电路领域。
背景技术：
集成电路技术由于成本低、功能强大、体积小等优点已经成为推动电子信息产业及社会发展的重要动力。集成电路芯片被广泛应用于计算机、通讯、汽车、工业控制及消费电子等领域。集成电路芯片同样大量应用于空间技术中，空间环境应用中的集成电路受到空间辐射的影响，芯片的可靠性及寿命将受到影响。对于超深亚微米器件而言，辐照的影响主要是在STI (浅沟槽隔离)产生的氧化物陷阱电荷导致的寄生泄漏沟道。辐照在氧化层中引入氧化物陷阱电荷，这些陷阱电荷吸引硅层中的电子形成寄生的导电沟道使器件的泄漏电流增大，导致电路静态功耗升高及可靠性降低等退化效果，使电路速度降低甚至实效。超深亚微米器件是集成电路的基本组成单元，随着器件沟道长度的不断缩小，研究能够提高超深亚微米器件抗辐照能力的方法具有重大的意义。超陡倒掺杂结构由于能够抑制超深亚微米器件的短沟道效应、穿通效应等而被广泛应用于超深亚微米器件中，其结构特点在于在沟道深度方向采用逆向掺杂(即距离沟道较远处采用高浓度掺杂，如图2所示)。在超深亚微米器件中引入超陡倒掺杂结构可以减少源漏区域对沟道中的电荷分享，从而增强栅极对于沟道电荷的控制作用。优化设计超陡倒掺杂结构的参数可以使器件拥有优秀的特性。超陡倒掺杂结构在改善器件的抗辐照性能(主要是减小由于辐照引起的寄生泄漏电流)方面同样具有作用。超陡倒掺杂结构中重掺杂区域的引入可以使沟道深度方向上的电势降落更快，从而减小了隔离氧化层中的有效电场，最终使辐照引起的陷阱电荷数量减少，使辐照引起的寄生泄漏电流减小。优化设计倒掺杂结构的参数可以提高器件的抗辐照能力，这对于提高器件在辐照下的性能有重要作用。对于应用于空间辐照环境下的集成电路芯片而言，优化设计超深亚微米器件超陡倒掺杂结构的结构参数，在保证器件具有良好的短沟道特性的同时使其具有更好的抗辐照能力，对于提高器件的性能及可靠性具有重要的应用价值。
发明内容
本发明的目的在于提供一种超陡倒掺杂结构的超深亚微米MOS器件，减小器件总剂量辐照后的关态泄漏电流。通过参数优化设计出良好的超陡倒掺杂结构，使器件不仅能够有效抑制短沟道效应，而且拥有优秀的抗辐照特性。本发明在现有超深亚微米CMOS器件中采用超陡倒掺杂结构改善器件的短沟道效应的基础上，同时考虑其对抗总剂量辐照特性的改善作用。通过优化设计倒掺杂结构参数， 提高STI氧化层与衬底之间界面处的掺杂浓度，提高寄生晶体管的阈值电压，从而减少总剂量辐照后寄生晶体管的电流，达到降低器件总剂量辐照之后关态泄露电流，提高器件抗辐照能力的目的。本发明通过单独改变器件的各个参数得到该参数对于器件常规特性及抗辐照特性的影响。先分别单独考虑器件的常规特性和抗辐照特性(主要由寄生泄漏电流衡量)得到相应的参数优化结果，然后综合考虑常规及抗辐照特性，对两种特性的优化结果取共同的参数区域，从而得到参数优化结果。具体的，本发明的技术方案如下一种超陡倒掺杂MOS器件，包括衬底、源区、漏区、栅氧化层、栅极和栅侧墙，在源漏之间、沟道区的两侧为浅掺杂注入区(即LDD区)，沟道区和LDD区的下方为重掺杂区，其特征在于，所述重掺杂区的掺杂浓度为3 X IO18CnT3 5 X IO18Cm-3,重掺杂区上界面距离沟道表面30 40纳米，其下界面在源漏PN结上下20纳米的区域内。对于上述超陡倒掺杂MOS器件，如果用dl表示沟道区的厚度，用d2表示重掺杂区的厚度，则dl即为重掺杂区上界面与沟道表面的距离；dl+d2即为重掺杂区域下界面到沟道表面的距离，此距离在源漏PN结的结深士20nm范围内，一般为60 100纳米。所述重掺杂区与衬底区域，LDD区以及其他掺杂区域之间的界面上的浓度过渡，梯度越陡越好，最好是突变结。图1和图2分别是常规器件结构及超陡倒掺杂结构沿沟道方向的剖面图。从图中可以看到，超陡倒掺杂结构在沟道的下方引入了一个浓度比衬底要高出许多的重掺杂区域，而常规器件在衬底部分采用的是均勻掺杂。图4与图3分别显示了常规沟道掺杂以及倒掺杂结构沿沟道深度方向上的掺杂浓度分布。其中参数dl表示重掺杂区域距离沟道表面的距离，d2表示重掺杂区域的厚度。可以看到，在沟道深度方向dl的范围内(沟道区)所采用的掺杂浓度为沟道掺杂；沟道区下面的超陡倒掺杂区采用的是重掺杂，其厚度为d2 ； 重掺杂区域下面是衬底掺杂区域。总剂量辐照导致的器件寄生泄漏电流主要决定于辐照在STI区与衬底边缘薄层内的氧化物陷阱数量。氧化物陷阱的数量正比于辐照过程中该薄层内的有效电场，而电场取决于内外电势差。超陡倒掺杂结构的引入使沟道深度方向上电势降落更快，从而使所述薄层两边的电势差降低，降低了辐照中的有效电场，因而使STI区中的氧化物陷阱电荷数量减少，降低了寄生泄漏电流，使器件的抗辐照能力得到提高。超陡倒掺杂结构参数主要由重掺杂区掺杂浓度、重掺杂区深度dl、重掺杂区厚度 d2及超掺杂区域与衬底区域及LDD区域之间的浓度变化梯度等决定。优化设计上述参数， 使超陡倒掺杂结构参数存在某一优化集合，可以使器件同时具有良好的短沟道特性及抗辐照特性。图5是模拟得到的在相同辐照条件下不同的超陡倒掺杂结构参数下器件的关态泄漏电流。可以发现，倒掺杂结构参数的改变对于提高超深亚微米器件抗辐照能力具有很明显的作用，这种改善作用为我们进行参数优化提供了有利的支持。为模拟单个掺杂结构参数的改变对于器件抗辐照性能的影响我们对比两个器件，它们仅仅是某个结构参数不同，其他参数均相同，模拟使用的半导体器件的沟长为180纳米，LDD区长度为100纳米，重掺杂区域距离沟道表面40nm，LDD区深度40nm，源漏结深120纳米，栅氧化层厚度3. 8纳米等。
图5(A)中曲线1和2分别表示采用相同的重掺杂区域厚度(60nm)下使用不同掺杂浓度的两个器件在未进行辐照时的特性，曲线左端即表示其泄漏电流，曲线3和4分别表示在同一剂量的辐照后两个不同掺杂浓度器件的特性变化。从图中的对比可以看出，辐照之前的特性曲线基本重合，泄漏电流小于10_14A，在相同剂量的辐照下，器件的寄生泄漏电流迅速上升，对于重掺杂区掺杂浓度为3 X IOw的器件(曲线3)，其泄漏电流QX ΙΟ,Α)要比重掺杂区掺杂浓度为IXlO18的器件(曲线4)的泄漏电流(3X 10_8Α)小两个数量级，很大程度上提高了器件的抗辐照能力。图5(B)中曲线1和2分别表示采用相同的掺杂浓度下使用不同掺杂区厚度的两个器件在未进行辐照时的特性，曲线左端即表示其泄漏电流，曲线3和4分别表示在同一剂量的辐照后两个不同重掺杂层厚度的器件的特性变化。从图中的对比可以看出，辐照之前的特性曲线基本重合，泄漏电流小于10_14Α，在相同剂量的辐照下，器件的寄生泄漏电流迅速上升，对于重掺杂区厚度为60nm的器件(曲线3)，其泄漏电流QXl(T13A)要比重掺杂区厚度为20nm的器件(曲线4)的泄漏电流QX 10_9A)小四个数量级，因此优化设计超陡倒掺杂结构的参数可以很好的提高器件的抗辐照能力。本发明的优势在于，不需要改变超大规模集成电路的制造流程，也不需要添加额外的工艺及掩膜版等，仅仅通过调节超陡倒掺杂注入的参数，即达到提高器件抗辐照能力的效果。另外，本发明可以利用模拟软件进行前期模拟，不用流片就可以得到定性及粗略的分析结果，从而指导具体工艺条件下的流片实验，降低了生产成本。本发明综合考虑了超深亚微米器件的常规特性以及抗辐照特性，参数优化结果可以使器件的短沟道特性在满足器件常规应用的条件下具有更好的抗辐照性能，对于提高应用于空间环境中的集成电路芯片的可靠性及辐照环境下的寿命具有重要意义。
图1是常规结构的MOS器件沿沟道方向的剖面图。图2是超陡倒掺杂结构的MOS器件沿沟道方向的剖面图。图3是超陡倒掺杂结构沿沟道深度方向上的掺杂浓度分布图。图4是常规掺杂结构沿沟道深度方向上的掺杂浓度分布图。图5相同辐照条件下不同的超陡倒掺杂结构参数下器件的关态泄漏电流变化图， 其中(A)显示了重掺杂区掺杂浓度的影响，(B)显示了重掺杂区掺杂厚度的影响。图6是本发明超陡倒掺杂MOS器件的制备流程图。其中1 一衬底；2—源区；3—漏区；4一重掺杂区；5 — LDD区；6—多晶硅栅；7—栅氧化层；8—沟道区；9一光刻胶；10——隔离氧化层。
具体实施例方式下面结合附图，通过实施例以超陡倒掺杂结构的NMOS为例说明本发明器件的制备方法，但不以任何方式限制本发明的范围。根据下述步骤制备超陡倒掺杂NMOS器件
(1)硅衬底制备与衬底掺杂，如图6(a)所示制备单晶硅衬底1，使用扩散注入方法使之掺杂浓度为2 X IO16CnT3 8 X IO16cnT3 ；(2)源漏掩膜注入，如图6(b)所示使用源漏掩膜版，使光刻胶9阻挡器件沟道部分，使用离子注入工艺，注入砷As，之后采用快速退火工艺使沟道两端形成掺杂浓度为 IO20Cm-3左右的N型掺杂源区2及漏区3 ；(3)超陡倒掺杂掩膜注入，如图6 (C)所示使用掩膜版保护源漏区域，入射离子能量为30Kev,剂量为2. 6 X IO13CnT2 5. 25 X IO1W2进行离子注入B (硼)，形成P型重掺杂区4，重掺杂区4的掺杂浓度一般在3 X IO18CnT3 5 X IO1W3,重掺杂区4下界面在源漏PN 结结深附近(深约60 100纳米)，上界面距沟道表面30 40纳米。(4)沟道调制注入重掺杂区4制作完成之后，进行沟道8的P型掺杂注入，注入 ( (镓)，铟)等离子进行掺杂，掺杂浓度为2X IO17CnT3 5X 1017cm_3。(5) LDD注入，如图6 (d)所示以光刻胶9掩膜阻挡器件沟道区8和源漏，离子注入As形成N型掺杂的LDD区5，掺杂浓度为1 X 1019cm_3左右。(6)栅氧化层生长及多晶硅栅淀积，如图6(e)所示用光刻胶定义栅氧化层的长度(50 100纳米)，使用干氧氧化工艺制作厚度为3 5纳米的二氧化硅栅氧化层7，并在氮气氛中进行退火以减少界面态；在上述制作完成的氧化层上淀积厚度为20 100纳米厚度的N型重掺杂多晶硅栅6 ；(7)隔离氧化层及后续制备工艺，如图6(f)所示步骤(6)之后湿氧氧化生成隔离氧化层10以保护器件并实现多晶硅栅6与源区2、漏区3之间的隔离。器件制作完毕，后续工艺如打孔、连线、隔离区域等不再赘述。
权利要求
1.一种超陡倒掺杂MOS器件，包括衬底、源区、漏区、栅氧化层、栅极和栅侧墙，在源漏之间、沟道区的两侧为浅掺杂注入区，沟道区和浅掺杂注入区的下方为重掺杂区，其特征在于，所述重掺杂区的掺杂浓度为3X IO18CnT3 5X1018cm_3，重掺杂区的上界面距离沟道表面 30 40纳米，下界面在源漏PN结上下20纳米的区域内。
2.如权利要求1所述的器件，其特征在于，所述重掺杂区的下界面距离沟道表面60 100纳米。
3.如权利要求1所述的器件，其特征在于，所述重掺杂区与相邻区域之间的界面处的掺杂浓度过渡为突变结。
全文摘要
本发明公开了一种抗辐照性能增强的超陡倒掺杂MOS器件，包括衬底、源区、漏区、栅氧化层、栅极和栅侧墙，在源漏之间、沟道区的两侧为浅掺杂注入区，沟道区和浅掺杂注入区的下方为重掺杂区，其特征在于，所述重掺杂区的掺杂浓度为3×1018cm-3～5×1018cm-3，重掺杂区的上界面距离沟道表面30～40纳米，下界面在源漏PN结上下20纳米的区域内。本发明通过优化超陡倒掺杂器件的参数，在器件的短沟道特性满足常规应用的情况下增强了器件的抗总剂量辐照性能，这对于提高应用于空间环境中的集成电路芯片的可靠性和寿命具有重要意义。
文档编号H01L29/36GK102194869SQ20101012802
公开日2011年9月21日 申请日期2010年3月16日 优先权日2010年3月16日
发明者刘 文, 王思浩, 黄如, 黄德涛 申请人:北京大学