专利名称：一种存储器结构的制作方法
技术领域：
本发明涉及一种存储器结构，具体涉及分栅式闪存结构，属于半导体技术领域。
背景技术：
闪存以其便捷，存储密度高，可靠性好等优点成为非挥发性存储器中研究的热点。 从二十世纪八十年代第一个闪存产品问世以来，随着技术的发展和各类电子产品对存储的需求，闪存被广泛用于手机，笔记本，掌上电脑和U盘等移动和通讯设备中，闪存为一种非易变性存储器，其运作原理是通过改变晶体管或存储单元的临界电压来控制门极通道的开关以达到存储数据的目的，使存储在存储器中的数据不会因电源中断而消失，而闪存为电可擦除且可编程的只读存储器的一种特殊结构。如今闪存已经占据了非挥发性半导体存储器的大部分市场份额，成为发展最快的非挥发性半导体存储器。然而现有的闪存在迈向更高存储密度的时候，由于受到编程电压的限制，通过缩小器件尺寸来提高存储密度将会面临很大的挑战，因而研制高存储密度的闪存是闪存技术发展的重要推动力。传统的闪存在迈向更高存储密度的时候，由于受到结构的限制，实现器件的编程电压进一步减小将会面临着很大的挑战。一般而言，闪存为分栅结构或堆叠栅结构或两种结构的组合。分栅式闪存由于其特殊的结构，相比堆叠栅闪存在编程和擦除的时候都体现出其独特的性能优势，因此分栅式结构由于具有高的编程效率，字线的结构可以避免“过擦除”等优点，应用尤为广泛。但是由于分栅式闪存相对于堆叠栅闪存多了一个字线从而使得芯片的面积也会增加，因此如何在提高芯片性能的同时进一步减小芯片的尺寸是亟需解决的问题。
发明内容
本发明要解决的技术问题是提供一种存储器结构，其能够在保持芯片的电学隔离性能不变的情况下，有效地缩小芯片的面积，同时也可以避免过擦除的问题。为解决上述技术问题，本发明提供的存储器结构包括半导体衬底，其上具有间隔设置的第一有源区和第二有源区；字线，位于半导体衬底上表面、第一有源区和第二有源区之间；第一存储位单元，位于字线与第一有源区之间；第二存储位单元，位于字线与第二有源区之间；其中第一存储位单元具有第一浮栅和第一控制栅，第一控制栅具有间隔的设置于第一浮栅上方；第二存储位单元具有第二浮栅和第二控制栅，第二控制栅具有间隔的设置于第二浮栅上方；字线与第一浮栅、第二浮栅之间均设置有隧穿氧化层用以将二者隔开；字线与半导体衬底之间设置有栅氧化层用以将二者隔开。
进一步的，字线包括第一部分和第二部分，其中第一部分位于第一存储位单元和第二存储位单元之间；第二部分与第一部分连接，并向两侧延伸至所述第一存储位单元和所述第二存储位单元上方。进一步的，第一浮栅与第一控制栅之间、第二浮栅与第二控制栅之间以及所述字线与所述第一控制栅、第二控制栅之间均设置有层间介质层用以将其隔开，且层间介质层为绝缘介质层，其介质材料为二氧化硅、氮化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构。进一步的，第一浮栅与半导体衬底之间、第二浮栅与半导体衬底之间均设置有栅氧化层用以将其隔开。进一步的，隧穿氧化层为氧化硅层或氮化硅层或二者的复合结构，其厚度为80 A 200 位于字线与半导体衬底之间的栅氧化层厚度为80 A 200 A。进一步的，第一浮栅、第二浮栅均为多晶硅浮栅或氮化硅浮栅或具有导电性的纳米晶体材料；第一控制栅、第二控制栅均为多晶硅控制栅或金属控制栅；字线为多晶硅选择栅或金属选择栅，此时，存储位单元通过在字线上加高压擦除电荷，而编程动作则采用热电子注入方式进行。可选的，第一控制栅、第二控制栅均为多晶硅控制栅，字线为多晶硅选择栅，此时， 存储位单元采用多晶硅对多晶硅之间的擦除方式以降低擦除电压。作为较佳技术方案，第一有源区为源区，第二有源区为漏区。作为可选技术方案，第一有源区为漏区，第二有源区为源区。本发明的技术效果是，通过对分栅式存储器单元的改进，使两个存储位单元共享使用同一个字线，从而可通过对字线，两个控制栅以及源漏极区域施加不同的工作电压实现对存储位单元的读取、编程和擦除，共享字线的结构使得分栅式闪存其能够在保持芯片的电学隔离性能不变的情况下，有效地缩小芯片的面积，同时也可以避免过擦除的问题。
图1为本发明提供的存储器结构第一具体实施方式
结构示意图；图2为本发明提供的存储器结构第二具体实施方式
结构示意图；图3为本发明提供的存储器结构第三具体实施方式
结构示意图；图4为本发明提供的存储器结构第四具体实施方式
结构示意图。
具体实施例方式为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细描述。图1为本发明提供的存储器结构第一具体实施方式
结构示意图。如图1所示，本具体实施方式
提供的存储器结构100包括半导体衬底10，其上具有间隔设置的第一有源区11和第二有源区12 ；字线303，位于半导体衬底10上表面、第一有源区11和第二有源区12之间；第一存储位单元110，位于字线303和第一有源区11之间；第二存储位单元210，位于字线303和第二有源区12之间；其中第一存储位单元110 具有第一浮栅101和第一控制栅102，第一控制栅102具有间隔的设置于第一浮栅上101方；第二存储位单元210具有第二浮栅201和第二控制栅202，第二控制栅202具有间隔的设置于第二浮栅201上方；第一 /第二浮栅101/201与字线303之间设置有隧穿氧化层312 用以将其隔开，字线303与半导体衬底10之间设置有栅氧化层311用以将二者隔开。本具体实施方式
提供的存储器结构100中，第一浮栅101与半导体衬底10之间设置有栅氧化层111用以将二者隔开，该栅氧化层111厚度为60人 150人；第一浮栅101和第一控制栅102之间设置有层间介质层112用以将二者隔开，该层间介质层112为绝缘介质层，其介质材料为二氧化硅、氮化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构，其厚度为60人~350人。本具体实施方式
提供的存储器结构100中，第二浮栅201与半导体衬底10之间设置有栅氧化层211用以将二者隔开，该栅氧化层211厚度为60 Α~150 Α;第二浮栅201和第二控制栅202之间设置有层间介质层212用以将二者隔开，该层间介质层212为绝缘介质层，其介质材料为二氧化硅、氮化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构，其厚度为60A 350人。本具体实施方式
提供的存储器结构100中，字线303位于第一存储位单元110 和第二存储位单元210之间并填充满该空间，且其厚度大于第一存储位单元110和第二存储位单元210的厚度。位于字线303与半导体衬底10之间的栅氧化层311的厚度为 80A 200A;位于字线303与第一 /第二浮栅101/201之间的隧穿氧化层312为氧化硅层或氮化硅层或二者的复合结构，其厚度为80A~200A。字线303与第一 /第二控制栅102/202 之间均设置有层间介质层313用以将其隔开，该层间介质层313为绝缘介质层，其介质材料为二氧化硅、氮化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构，其厚度为 IOOA 500A,且该厚度大于上述隧穿氧化层312厚度。本具体实施方式
提供的存储器结构100中，第一有源区11为源区S，第二有源区 12为漏区D，分别通过与其表面直接接触的金属层与外部电极连接；第一浮栅101、第二浮栅201均为多晶硅浮栅或氮化硅浮栅或具有导电性的纳米晶体材料；第一控制栅102、第二控制栅202均为多晶硅控制栅或金属控制栅；字线303为多晶硅选择栅或金属选择栅；第一存储位单元110、第二存储位单元210以及字线303表面及侧面覆盖有绝缘介质层314， 用以将其与连接源/漏电极的金属层隔开，其中，绝缘介质层314为为二氧化硅、氮化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构，该存储器结构100工作时，第一 / 第二存储位单元110/210通过在字线303上加高压擦除电荷，而编程动作则采用热电子注入方式进行。作为最佳实施例，第一浮栅101、第二浮栅201均为多晶硅浮栅，第一控制栅102、 第二控制栅202均为多晶硅控制栅，字线303为多晶硅选择栅，位于字线303与半导体衬底10之间的栅氧化层311厚度为100A,位于第一 /第二浮栅101/201与半导体衬底10 之间的栅氧化层111/211厚度为80A,位于第一 /第二浮栅101/201与第一 /第二控制栅 102/202之间的层间介质层112/212为氮化硅，其厚度为120人,位于字线303与第一 /第二浮栅101/201之间的隧穿氧化层312为氧化硅层，其厚度为120人,位于字线303与第一 /第二控制栅102/202之间的层间介质层313为氮化硅，其厚度为200入。此时，第一 /第二存储位单元110/210采用多晶硅对多晶硅之间的擦除方式以降低擦除电压。
作为可选实施例，第一浮栅101、第二浮栅201均为氮化硅浮栅，第一控制栅102、 第二控制栅202均为多晶硅控制栅，字线303为多晶硅选择栅，位于字线303与半导体衬底 10之间的栅氧化层311厚度为120A,位于第一/第二浮栅101/201与半导体衬底10之间的栅氧化层111/211厚度为90A,位于第一 /第二浮栅101/201与第一 /第二控制栅102/202 之间的层间介质层112/212为二氧化硅层，其厚度为180A，位于字线303与第一 /第二浮栅101/201之间的隧穿氧化层312为氧化硅层和氮化硅层组成的叠层复合结构，其厚度为 150A，位于字线303与第一 /第二控制栅102Λ02之间的层间介质层313也为二氧化硅层， 其厚度为300 A。在本具体实施方式
中，存储器结构100具有两相互独立的存储位单元110/210，其源区S (即第一有源区11)、漏区D (即第二有源区12)分别连接两相邻的位线，通过在其源区S (即第一有源区11)、漏区D (即第二有源区1 、第一控制栅102、第二控制栅202 以及字线303上施加相应的电压，可分别完成对第一存储位单元110和第二存储位单元120 的读写、擦除以及采用热电子注入方式进行的编程动作，该共享字线的存储器结构100使得分栅式闪存其能够在保持芯片的电学隔离性能不变的情况下，有效地缩小芯片的面积， 同时也可以避免过擦除的问题。本发明提供的存储器结构还具有第二具体实施方式
。图2为本发明提供的存储器结构第二具体实施方式
结构示意图。如图2所示，本具体实施方式
提供的存储器结构200包括半导体衬底10，其上具有间隔设置的第一有源区11和第二有源区12 ；字线303，位于半导体衬底10上表面、第一有源区11和第二有源区12之间；第一存储位单元110，位于字线303和第一有源区11之间；第二存储位单元210，位于字线303和第二有源区12之间；其中第一存储位单元110 具有第一浮栅101和第一控制栅102，第一控制栅102具有间隔的设置于第一浮栅上101 方；第二存储位单元210具有第二浮栅201和第二控制栅202，第二控制栅202具有间隔的设置于第二浮栅201上方；第一 /第二浮栅101/201与字线303之间均设置有隧穿氧化层 312用以将其隔开，字线303与半导体衬底10之间设置有栅氧化层311用以将二者隔开。本具体实施方式
提供的存储器结构200中，第一浮栅101与半导体衬底10之间设置有栅氧化层111用以将二者隔开，该栅氧化层111厚度为80 A 130 第一浮栅101和第一控制栅102之间设置有层间介质层112用以将二者隔开，该层间介质层112为绝缘介质层，其介质材料为二氧化硅、氮化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构，其厚度为80 A-300 A。本具体实施方式
提供的存储器结构200中，第二浮栅201与半导体衬底10之间设置有栅氧化层211用以将二者隔开，该栅氧化层211厚度为80人 130 A;第二浮栅201和第二控制栅202之间设置有层间介质层212用以将二者隔开，该层间介质层212为绝缘介质层，其介质材料为二氧化硅、氮化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构，其厚度为80人 300 A。本具体实施方式
提供的存储器结构200中，字线303位于第一存储位单元110和第二存储位单元210之间，且覆盖半导体衬底10表面位于第一 /第二存储位单元110/210 之间的部分以及第一 /第二存储位单元110/210与字线303相邻的侧面，位于字线303与半导体衬底10之间的栅氧化层311的厚度为100入~150 Α;位于字线303与第一 /第二浮栅101/201之间的隧穿氧化层312为氧化硅层或氮化硅层或二者的复合结构，其厚度为 1OOA-180 A。字线303与第一 /第二控制栅102/202之间设置有层间介质层313用以将其隔开，该层间介质层313为绝缘介质层，其介质材料为二氧化硅、氮化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构，其厚度为200A 450A，且该厚度大于上述隧穿氧化层312厚度。本具体实施方式
提供的存储器结构200中，第一有源区11为漏区D，第二有源区 12为源区S，分别通过与其表面直接接触的金属层与外部电极连接；第一浮栅101、第二浮栅201均为多晶硅浮栅或氮化硅浮栅或具有导电性的纳米晶体材料；第一控制栅102、第二控制栅202均为多晶硅控制栅或金属控制栅；字线303为多晶硅选择栅或金属选择栅；第一存储位单元110、第二存储位单元210以及字线303表面及侧面覆盖有绝缘介质层314， 用以将其与连接源/漏电极的金属层隔开，其中，绝缘介质层314为为二氧化硅、氮化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构，该存储器结构200工作时，第一 / 第二存储位单元110/210通过在字线303上加高压擦除电荷，而编程动作则采用热电子注入方式进行。作为最佳实施例，第一浮栅101、第二浮栅201均为多晶硅浮栅，第一控制栅102、 第二控制栅202均为多晶硅控制栅，字线303为多晶硅选择栅，位于字线303与半导体衬底 10之间的栅氧化层311厚度为120A,位于第一 /第二浮栅101/201与半导体衬底10之间的栅氧化层111/211厚度为120A,位于第一 /第二浮栅101/201与第一 /第二控制栅102/202 之间的层间介质层112/212为氮化硅和氮氧化硅的叠层结构，其厚度为150A,位于字线303 与第一 /第二浮栅101/201之间的隧穿氧化层312为氧化硅层，其厚度为120A,位于字线 303与第一 /第二控制栅102/202之间的层间介质层313为氮化硅和氮氧化硅的叠层结构， 其厚度为250人。此时，第一 /第二存储位单元110/210采用多晶硅对多晶硅之间的擦除方式以降低擦除电压。。作为可选实施例，第一浮栅101、第二浮栅201均为纳米晶浮栅，第一控制栅102、 第二控制栅202均为多晶硅控制栅，字线303为金属选择栅，位于字线303与半导体衬底10 之间的栅氧化层311厚度为150A，位于第一 /第二浮栅101/201与半导体衬底10之间的栅氧化层111/211厚度为130A，位于第一 /第二浮栅101/201与第一 /第二控制栅102/202 之间的层间介质层112/212为氮氧化硅层，其厚度为200A,位于字线303与第一 /第二浮栅101/201之间的隧穿氧化层312为氧化硅层，其厚度为180Α,位于字线303与第一 /第二控制栅102/202之间的层间介质层313也为氮氧化硅层，其厚度为350入。在本具体实施方式
中，存储器结构200具有两相互独立的存储位单元110/210，其源区S (即第二有源区12)、漏区D (即第一有源区11)分别连接两相邻的位线，通过在其源区S (即第二有源区12)、漏区D (即第一有源区11)、第一控制栅102、第二控制栅202 以及字线303上施加相应的电压，可分别完成对第一存储位单元110和第二存储位单元120 的读写、擦除以及采用热电子注入方式进行的编程动作，该共享字线的存储器结构200使得分栅式闪存其能够在保持芯片的电学隔离性能不变的情况下，有效地缩小芯片的面积， 同时也可以避免过擦除的问题。
本发明提供的存储器结构还具有第三具体实施方式
。图3为本发明提供的存储器结构第三具体实施方式
结构示意图。如图3所示，本具体实施方式
提供的存储器结构300包括半导体衬底10，其上具有间隔设置的第一有源区11和第二有源区12 ；字线303，位于半导体衬底10上表面、第一有源区11和第二有源区12之间；第一存储位单元110，位于字线303和第一有源区11之间；第二存储位单元210，位于字线303和第二有源区12之间；其中第一存储位单元110 具有第一浮栅101和第一控制栅102，第一控制栅102具有间隔的设置于第一浮栅上101 方；第二存储位单元210具有第二浮栅201和第二控制栅202，第二控制栅202具有间隔的设置于第二浮栅201上方；第一 /第二浮栅101/201与字线303之间设置有隧穿氧化层312 用以将其隔开，字线303与半导体衬底10之间设置有栅氧化层311用以将二者隔开。本具体实施方式
提供的存储器结构300中，第一浮栅101与半导体衬底10之间设置有栅氧化层111用以将二者隔开，该栅氧化层111厚度为100人 150A;第一浮栅101和第一控制栅102之间设置有层间介质层112用以将二者隔开，该层间介质层112为绝缘介质层，其介质材料为二氧化硅、氮化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构，其厚度为IOOA 250入。本具体实施方式
提供的存储器结构300中，第二浮栅201与半导体衬底10之间设置有栅氧化层211用以将二者隔开，该栅氧化层211厚度为IOOA 150入；第二浮栅201和第二控制栅202之间设置有层间介质层212用以将二者隔开，该层间介质层212为绝缘介质层，其介质材料为二氧化硅、氮化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构，其厚度为IOOA 250人。本具体实施方式
提供的存储器结构300中，字线303包括第一部分303a和第二部分30北，其中第一部分303a位于第一存储位单元110和第二存储位单元120之间；第二部分30 位于第一部分303a上方并向两侧延伸至第一存储位单元110和第二存储位单元 210上方，并覆盖全部第一存储位单元110和全部第二存储位单元210。本具体实施方式
提供的存储器结构300中，位于字线303与半导体衬底10之间的栅氧化层311的厚度为100人 200人；位于字线303与第一 /第二浮栅101/201之间的隧穿氧化层312为氧化硅层或氮化硅层或二者的复合结构，其厚度为100人 200A。字线303与第一 /第二控制栅102/202之间设置有层间介质层313用以将其隔开，该层间介质层313 为绝缘介质层，其介质材料为二氧化硅、氮化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构，其厚度为250A 400A,且该厚度大于上述隧穿氧化层312厚度。本具体实施方式
提供的存储器结构300中，第一有源区11为源区S，第二有源区 12为漏区D，分别通过与其表面直接接触的金属层与外部电极连接；第一浮栅101、第二浮栅201均为多晶硅浮栅或氮化硅浮栅或具有导电性的纳米晶体材料；第一控制栅102、第二控制栅202均为多晶硅控制栅或金属控制栅；字线303为多晶硅选择栅或金属选择栅；第一存储位单元110、第二存储位单元210以及字线303表面及侧面覆盖有绝缘介质层314， 用以将其与连接源/漏电极的金属层隔开，其中，绝缘介质层314为为二氧化硅、氮化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构，该存储器结构100工作时，第一 / 第二存储位单元110/210通过在字线303上加高压擦除电荷，而编程动作则采用热电子注入方式进行。
作为最佳实施例，第一浮栅101、第二浮栅201均为多晶硅浮栅，第一控制栅102、 第二控制栅202均为多晶硅控制栅，字线303为多晶硅选择栅，位于字线303与半导体衬底 10之间的栅氧化层311厚度为150A,位于第一/第二浮栅101/201与半导体衬底10之间的栅氧化层111/211厚度为120A，位于第一 /第二浮栅101/201与第一 /第二控制栅102/202 之间的层间介质层112/212为二氧化硅，其厚度为150A，位于字线303与第一 /第二浮栅 101/201之间的隧穿氧化层312为氧化硅层，其厚度为120A,位于字线303与第一 /第二控制栅102/202之间的层间介质层313为二氧化硅，其厚度为300 A。此时，第一 /第二存储位单元110/210采用多晶硅对多晶硅之间的擦除方式以降低擦除电压。作为可选实施例，第一浮栅101、第二浮栅201均为氮化硅浮栅，第一控制栅102、 第二控制栅202均为金属控制栅，字线303为金属选择栅，位于字线303与半导体衬底10之间的栅氧化层311厚度为200人,位于第一 /第二浮栅101/201与半导体衬底10之间的栅氧化层111Λ11厚度为150人,位于第一 /第二浮栅101/201与第一 /第二控制栅102/202 之间的层间介质层112/212为二氧化硅、氮化硅、氮氧化硅叠层，其厚度为200人,位于字线 303与第一 /第二浮栅101/201之间的隧穿氧化层312为氧化硅层和氮化硅层组成的叠层复合结构，其厚度为150A,位于字线303与第一 /第二控制栅102Λ02之间的层间介质层 313也为二氧化硅、氮化硅、氮氧化硅叠层结构，其厚度为400人。在本具体实施方式
中，存储器结构300具有两相互独立的存储位单元110/210，其源区S (即第一有源区11)、漏区D (即第二有源区12)分别连接两相邻的位线，通过在其源区S (即第一有源区11)、漏区D (即第二有源区1 、第一控制栅102、第二控制栅202 以及字线303上施加相应的电压，可分别完成对第一存储位单元110和第二存储位单元120 的读写、擦除以及采用热电子注入方式进行的编程动作，该共享字线的存储器结构300使得分栅式闪存其能够在保持芯片的电学隔离性能不变的情况下，有效地缩小芯片的面积， 同时也可以避免过擦除的问题。本发明提供的存储器结构还具有第四具体实施方式
。图4为本发明提供的存储器结构第四具体实施方式
结构示意图。如图4所示，本具体实施方式
提供的存储器结构400包括半导体衬底10，其上具有间隔设置的第一有源区11和第二有源区12 ；字线303，位于半导体衬底10上表面、第一有源区11和第二有源区12之间；第一存储位单元110，位于字线303和第一有源区11之间；第二存储位单元210，位于字线303和第二有源区12之间；其中第一存储位单元110 具有第一浮栅101和第一控制栅102，第一控制栅102具有间隔的设置于第一浮栅上101 方；第二存储位单元210具有第二浮栅201和第二控制栅202，第二控制栅202具有间隔的设置于第二浮栅201上方；第一 /第二浮栅101/201与字线303之间设置有隧穿氧化层312 用以将其隔开，字线303与半导体衬底10之间设置有栅氧化层311用以将二者隔开。本具体实施方式
提供的存储器结构400中，第一浮栅101与半导体衬底10之间设置有栅氧化层111用以将二者隔开，该栅氧化层111厚度为80人 120人；第一浮栅101和第一控制栅102之间设置有层间介质层112用以将二者隔开，该层间介质层112为绝缘介质层，其介质材料为二氧化硅、氮化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构，其厚度为120人 150入。
10
本具体实施方式
提供的存储器结构400中，第二浮栅201与半导体衬底10之间设置有栅氧化层211用以将二者隔开，该栅氧化层211厚度为80人 120A;第二浮栅201和第二控制栅202之间设置有层间介质层212用以将二者隔开，该层间介质层212为绝缘介质层，其介质材料为二氧化硅、氮化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构，其厚度为120人 150A。本具体实施方式
提供的存储器结构400中，字线303包括第一部分303a和第二部分30北，其中第一部分303a位于第一存储位单元110和第二存储位单元120之间，并覆盖半导体衬底10表面位于第一 /第二存储位单元110/210之间的部分以及第一 /第二存储位单元110/210临近字线303的侧面；第二部分30 与第一部分303a连接，并向两侧延伸至第一存储位单元110和第二存储位单元210上方，并覆盖部分第一存储位单元110和部分第二存储位单元210。本具体实施方式
提供的存储器结构400中，位于字线303与半导体衬底10之间的栅氧化层311的厚度为120人 150 A;位于字线303与第一 /第二浮栅101/201之间的隧穿氧化层312为氧化硅层或氮化硅层或二者的复合结构，其厚度为120人~160人。字线303 与第一 /第二控制栅102/202之间设置有层间介质层313用以将其隔开，该层间介质层313 为绝缘介质层，其介质材料为二氧化硅、氮化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构，其厚度为250A 350人，且该厚度大于上述隧穿氧化层312厚度。本具体实施方式
提供的存储器结构400中，第一有源区11为漏区D，第二有源区 12为源区S，分别通过与其表面直接接触的金属层与外部电极连接；第一浮栅101、第二浮栅201均为多晶硅浮栅或氮化硅浮栅或具有导电性的纳米晶体材料；第一控制栅102、第二控制栅202均为多晶硅控制栅或金属控制栅；字线303为多晶硅选择栅或金属选择栅；第一存储位单元110、第二存储位单元210以及字线303表面及侧面覆盖有绝缘介质层314， 用以将其与连接源/漏电极的金属层隔开，其中，绝缘介质层314为为二氧化硅、氮化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构，该存储器结构200工作时，第一 / 第二存储位单元110/210通过在字线303上加高压擦除电荷，而编程动作则采用热电子注入方式进行。作为最佳实施例，第一浮栅101、第二浮栅201均为多晶硅浮栅，第一控制栅102、 第二控制栅202均为金属控制栅，字线303为金属选择栅，位于字线303与半导体衬底10 之间的栅氧化层311厚度为130A,位于第一 /第二浮栅101/201与半导体衬底10之间的栅氧化层111/211厚度为90A,位于第一 /第二浮栅101/201与第一 /第二控制栅102/202 之间的层间介质层112/212为二氧化硅层，其厚度为140A,位于字线303与第一 /第二浮栅101/201之间的隧穿氧化层312为氧化硅层，其厚度为130人,位于字线303与第一 /第二控制栅102/202之间的层间介质层313为二氧化硅，其厚度为300A。此时，第一 /第二存储位单元110/210采用多晶硅对多晶硅之间的擦除方式以降低擦除电压。。作为可选实施例，第一浮栅101、第二浮栅201均为纳米晶浮栅，第一控制栅102、 第二控制栅202均为金属控制栅，字线303为金属选择栅，位于字线303与半导体衬底10 之间的栅氧化层311厚度为150人,位于第一 /第二浮栅101/201与半导体衬底10之间的栅氧化层111/211厚度为110A,位于第一 /第二浮栅101/201与第一 /第二控制栅102/202之间的层间介质层112/212为氮氧化硅层，其厚度为130A,位于字线303与第一 /第二浮栅101/201之间的隧穿氧化层312为氧化硅层，其厚度为150A，位于字线303与第一 /第二控制栅102/202之间的层间介质层313也为氮氧化硅层，其厚度为350人。在本具体实施方式
中，存储器结构400具有两相互独立的存储位单元110/210，其源区S (即第二有源区12)、漏区D (即第一有源区11)分别连接两相邻的位线，通过在其源区S (即第二有源区12)、漏区D (即第一有源区11)、第一控制栅102、第二控制栅202 以及字线303上施加相应的电压，可分别完成对第一存储位单元110和第二存储位单元120 的读写、擦除以及采用热电子注入方式进行的编程动作，该共享字线的存储器结构400使得分栅式闪存其能够在保持芯片的电学隔离性能不变的情况下，有效地缩小芯片的面积， 同时也可以避免过擦除的问题。在不偏离本发明的精神和范围的情况下还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实施例。
权利要求
1.一种存储器结构，包括半导体衬底，其上具有间隔设置的第一有源区和第二有源区；字线，位于所述半导体衬底上表面、所述第一有源区和第二有源区之间；第一存储位单元，位于所述字线与所述第一有源区之间；第二存储位单元，位于所述字线与所述第二有源区之间；其特征在于所述第一存储位单元具有第一浮栅和第一控制栅，所述第一控制栅具有间隔的设置于所述第一浮栅上方；所述第二存储位单元具有第二浮栅和第二控制栅，所述第二控制栅具有间隔的设置于所述第二浮栅上方；所述字线与所述第一浮栅、第二浮栅之间均设置有隧穿氧化层；所述字线与所述半导体衬底之间设置有栅氧化层。
2.根据权利要求1所述的存储器结构，其特征在于，所述字线包括第一部分和第二部分，所述第一部分位于所述第一存储位单元和第二存储位单元之间，所述第二部分与所述第一部分连接，并向两侧延伸至所述第一存储位单元和所述第二存储位单元上方。
3.根据权利要求1所述的存储器结构，其特征在于，所述第一浮栅与第一控制栅之间、 所述第二浮栅与第二控制栅之间以及所述字线与所述第一控制栅、第二控制栅之间均设置有层间介质层。
4.根据权利要求3所述的存储器结构，其特征在于，所述层间介质层为绝缘介质层，其介质材料为二氧化硅、氮化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构。
5.根据权利要求1所述的存储器结构，其特征在于，所述第一浮栅与半导体衬底之间、 所述第二浮栅与半导体衬底之间均设置有栅氧化层。
6.根据权利要求1所述的存储器结构，其特征在于，所述隧穿氧化层为氧化硅层或氮化硅层或二者的复合结构。
7.根据权利要求6所述的存储器结构，其特征在于，所述隧穿氧化层厚度为80A 200 A。
8.根据权利要求1所述的存储器结构，其特征在于，所述位于字线与半导体衬底之间的栅氧化层厚度为80 A 200 Ao 9.根据权利要求1 8任意一项所述的存储器结构，其特征在于，所述第一浮栅、第二浮栅均为多晶硅浮栅或氮化硅浮栅或具有导电性的纳米晶体材料；所述第一控制栅、第二控制栅均为多晶硅控制栅或金属控制栅；所述字线为多晶硅选择栅或金属选择栅。
9.根据权利要求9所述的存储器结构，其特征在于，所述第一存储位单元、第二存储位单元通过在所述字线上加高电压擦除电荷。
10.根据权利要求9所述的存储器结构，其特征在于，所述第一存储位单元、第二存储位单元的编程采用热电子注入方式进行。
11.根据权利要求9所述的存储器结构，其特征在于，所述第一控制栅、第二控制栅均为多晶硅控制栅，所述字线为多晶硅选择栅，采用多晶硅对多晶硅之间的擦除方式降低擦除电压。
12.根据权利要求9所述的存储器结构，其特征在于，所述第一有源区为源区，所述第二有源区为漏区。
13.根据权利要求9所述的存储器结构，其特征在于，所述第一有源区为漏区，所述第二有源区为源区。
全文摘要
一种存储器结构，包括两存储位单元及位于其间的字线，其中两存储位单元分别具有一浮栅和一控制栅，控制栅有间隔的设置于浮栅上方，浮栅与字线之间设置有隧穿氧化层用以将其隔开；字线与半导体衬底之间设置有栅氧化层用以将二者隔开。该存储器结构中，两个存储位单元共享使用同一个字线，从而可通过对字线，两个控制栅以及源漏极区域施加不同的工作电压实现对存储位单元的读取、编程和擦除，共享字线的结构使得分栅式闪存其能够在保持芯片的电学隔离性能不变的情况下，有效地缩小芯片的面积。
文档编号H01L29/423GK102456694SQ201010527459
公开日2012年5月16日 申请日期2010年10月29日 优先权日2010年10月29日
发明者顾靖 申请人:上海宏力半导体制造有限公司