专利名称：矩阵式dip引线框架、该框架的ic封装件及其生产方法
技术领域：
本发明涉及半导体封装的DIP引线框架、基于该引线框架的IC芯片封装件及
其生产方法。
背景技术：
长期以来，DIP系列产品封装制造一直受制于早期80年代开发出来的引线框架模 式，当时因受引线框架压延铜箔制造技术、冲压模具及冲压技术的影响，封装方面受塑封模 具、电镀选镀技术、切筋成形模具技术、上芯/压焊设备的识别精度和工作窗口范围等条件 的制约，引线框架一般设计在IOmm 30mm以内的宽度，呈双排或单排设计，每条10 20 个单元不等。这种框架采用传统塑封模具，挂镀线电镀，手动切筋成型。这样的生产方式不 仅生产效率低，而且使用传统塑封模具、挂镀线电镀、手动切筋成形模具配置加工产品时安 全风险大，并且产品外形尺寸一致性差，封装成品率低，产品的质量靠多配检验员来把关， 导致生产成本高、效率低。经过20多年的发展，上述材料制造技术和生产设备配套技术、封装生产的生产制 造技术和封装应用技术及其标准化程度都发生了巨大的变化。单条框架可以做到70mm 80mm宽，若设计成多排，可数倍数于现有框架(单/双排)数量，对引线框架制造厂来说可提 高材料的利用率。由于目前单/双排DIP系列产品属人员密集型封装产品，存在生产效率低、材料利 用率低、加工过程错误率高、使用设备多、导致占地面积大、能源消耗大、DIP手动加工模具 安全风险大等问题。目前集成电路引线框架上的单元框架呈单行分布，各单元框架两侧的外引脚与基 岛分别连在两侧框架边框上。由于集成电路技术的进步，电子产品层次与功能提升趋向多 功能化、高速化、大容量化、高密度化、轻量化。因此许多新颖的载体结构技术与材料被开发 出来，由于集成电路体积减小的同时需要增加集成电路模块的数量，就需要进一步减小集 成电路封装模块的体积，即缩小集成电路封装的体积。因此，引线框架体积势必也要求缩
发明内容
本发明的目的之一在于提供一种矩阵式DIP引线框架；
目的之二在于提供基于所述矩阵式DIP引线框架的IC封装件； 目的之三在于提供所述IC封装件的生产工艺；
从而达到降低框架材料的消耗和提高塑封料利用率，提高生产效率和产品质量，减少 错误率、降低安全风险，是一种降低成本、节能减排的有效途径。本发明是这样实现的一种矩阵式DIP引线框架，由框架及设在框架内的若干个 单元框架组成，所述单元框架在所述框架上呈矩阵式分布且行数为奇数行，其中第2n-l行 与第2η行的相邻单元框架的基岛通过连接条与所述框架边框相连，第2n-l行与第2η行的相邻单元框架的外弓I线脚交错排列，并通过栅条与所述框架边框连接。所述单元框架投入和产出效益对比分析为5行是最优。一种双芯片IC封装件，包括所述单元框架上的载体及该载体堆叠放置的第一、第 二芯片，具体为该载体上先置第一 IC芯片，该第一 IC芯片上的焊盘通过键合线与内引脚 相连，之后，第一 IC芯片上再置第二 IC芯片，第一、第二 IC芯片通过铜或金焊线键合相连， 采用铜或金线通过球焊把第二 IC芯片和单元框架的引线脚相连，最后，塑封体覆盖了第 一、第二 IC芯片键合金或铜线及单元框架的引线脚而构成了电路整体。一种双芯片IC封装件的封装工艺流程如下
权利要求
1.一种矩阵式DIP引线框架，由框架及设在框架内的若干个单元框架组成，其特征在 于所述单元框架在所述框架上呈矩阵式分布且行数为奇数行，其中第2n-l行与第2η行的 相邻单元框架的基岛通过连接条(18)与所述框架边框相连，第2η-1行与第2η行的相邻单 元框架的外引线脚交错排列，并通过栅条(19 )与所述框架边框连接。
2.根据权利要求1所述的矩阵式DIP引线框架，其特征在于所述单元框架是单载体 结构且行数为奇数行，其中第2n-l行与第2η行的相邻单元框架的基岛通过连接条(18)与 所述框架边框相连，第2η-1行与第2η行的相邻单元框架的外引线脚交错排列，并通过栅条 (19)与所述框架边框连接。
3.根据权利要求1所述的矩阵式DIP引线框架，其特征在于所述单元框架是双载体 结构且行数为奇数行，即每个单元框架有两个载体；其中单元框架A的引脚A7、A8与载体 Z2相连、引脚A3与载体Zl相连，相邻单元框架B的引脚B7和B8与载体Z4相连、引脚B3 与载体Z3相连接；其中第2n-l行与第2η行的相邻单元框架的基岛通过连接条(18)与所述 框架边框相连，第2η-1行与第2η行的相邻单元框架的外引线脚交错排列，并通过栅条(19) 与所述框架边框连接。
4.根据权利要求1或2或3所述的矩阵式DIP引线框架，其特征在于所述单元框架 为5行。
5.一种根据权利要求2的双芯片IC封装件，其特征在于包括所述单元框架上的载体(I)，该单元框架的载体(1)上并行放置第一、第二IC芯片(11、12)，该第一 IC芯片(11)和 第二 IC芯片(12)上的焊盘上先各预植一个金或铜球(10)，然后用金或铜线在第一 IC芯片(II)的金或铜球(10)上堆叠金线或铜线键合球，拱丝拉弧在第二IC芯片(12)上的焊盘的 金或铜球上堆叠金线或铜线键合球，形成键合球(20)，该键合球(20)使第一、第二 IC芯片 (11、12)相连；所述第一、第二 IC芯片(11、12)的外焊盘通过铜或金焊线(5)键合与单元框 架的内引脚(4)相连；最后，塑封体(6)完全覆盖了第一、第二 IC芯片(11、12)、键合金或铜 线(5、9)、金或铜球(10)、键合球(20)及单元框架引线脚(4)而构成了电路整体。
6.一种根据权利要求2的双芯片IC封装件，其特征在于包括所述单元框架上的载体 (1)、及该载体(1)中堆叠放置的第一、第二芯片(13、14)具体为该载体(1)上先置第一 IC 芯片(13)，该第一 IC芯片(13)上的焊盘通过键合线(5)与内引脚(4)相连，之后，第一 IC 芯片(13)上再置第二 IC芯片(14)，第一、第二 IC芯片(13、14)通过铜或金焊线(15)键合 相连，采用铜或金线(16)通过球焊把第二 IC芯片(14)和单元框架的引线脚(4)相连，最 后，塑封体(6)覆盖了第一、第二 IC芯片(13、14)、键合金或铜线(5、15、16)及单元框架的 引线脚(4)而构成了电路整体。
7.一种根据权利要求3的双芯片IC封装件，其特征在于包括所述单元框架上的载体 (7、8)，该载体(7、8)上分置第一、第二 IC芯片(11、12)，第一 IC芯片(11)或第二 IC芯片 (12)上的焊盘上先各预植一个金或铜球(10)，然后用金或铜线在第一 IC芯片(11)的金或 铜球(10)上堆叠金线或铜线键合球，拱丝拉弧在第二 IC芯片(12)上的焊盘的金或铜球上 堆叠金线或铜线键合球，形成键合球(20 )，该键合球(20 )使第一 IC芯片(11)和第二 IC芯 片(12)相连；所述第一、第二 IC芯片(11、12)外焊盘通过金或铜焊线(5)键合与所述单元 框架的内引脚(4)相连，最后，塑封体(6)完全覆盖了第一、第二 IC芯片(11、12)、键合金或 铜线(5、9)、金或铜球(10)、键合球(20)及单元框架的引线脚(4)而构成了电路整体。
8. 一种根据权利要求5或7的双芯片IC封装件的封装工艺流程如下 a.晶圆减薄/划片晶圆减薄主轴转速为MOO rpm-3000 rpm，晶圆减薄厚度380um士20um ； 晶圆减薄、划片的设备和工艺同普通双排框架封装晶圆减薄、划片工艺； b、上芯采用单载体单元框架或双载体单元框架，先在单或双载体上点上粘片胶(导电胶 或绝缘胶)，将芯片粘在载体上，若是不同的芯片，先粘小芯片，粘完所有小芯片后再粘另一 个载体上的芯片，粘片机通常采用AD829A和AD^S两种粘片机，根据芯片尺寸和芯片尺寸 的大小选择吸嘴和点胶头的形状和尺寸，吸嘴上芯的升降高度为4000-6500st印，顶针上升 高度为100-160 st印，顶针上升延迟时间为5-lOms，点胶高度为1400-2000st印，粘片胶厚 度控制在8-38um内，固化烘烤氮气流量> 0. 8 Ι/h，烘烤温度175_180°C，3小时； C、压焊衬底加热温度为_235°C，调节打火流量为^00mA-3100mA，调节打火放电时间 为630US-710US，使金球头部融化以获得表面圆滑无缺陷的金球FAB，接线劈刀上加上时 间为IOms士3ms的超声波和压力，超声频率为120KHZ士 10 KHZ，输出方式为电流，功率为 41丽士3丽，压力输出为32gf 士2gf ；d、塑封、后固化多排矩阵式框架塑封使用MGP塑封模具，注塑压力(1200-1800)I^i、注塑时间 7-15s、模具温度160-180°C、合模压焊8-20Mpa、固化时间120_150s，后固化温度 175-180°C，7 小时；e、打印同普通DIP塑料封装集成电路生产工艺；f、电镀电镀设备从以前的挂镀电镀方式改为高速线电镀方式，先将塑封后的产品送高速电镀 线电镀，镀液温度35-45°C，电镀电流95士5A/槽，镀层厚度控制在7. 0-20. 32um ； g、切筋成型采用自动切筋成型系统，自动进料，自动入管。
9. 一种根据权利要求6的双芯片IC封装件的封装工艺流程如下a.减薄/划片下层芯片对应的晶圆减薄厚度为200 μ m +ΙΟμπι，粗糙度Ra 0. IOmm 0. 05mm，上层 芯片对应的晶圆减薄厚度为180μπι +ΙΟμπι，减薄机具备8" 12"超薄减薄抛光功能， 采用防翘曲薄减薄抛光工艺； b、一次上芯采用单载体单元框架，使用专用上料夹，点胶头均勻的将导电胶点在单元框架载 体上，将下层芯片(大芯片)粘在载体上，吸嘴上芯的升降高度为4000-6500st印，顶针上升 高度为100-160 st印，顶针上升延迟时间为5-lOms，点胶高度为1400-2000st印，粘片胶厚 度控制在8-38um内，固化烘烤氮气流量> 0. 8 Ι/h ； C、二次上芯在第一层芯片正面先点上绝缘胶(QMI538NB)，再将第二个芯片对准粘在上面，放在一 层芯片的正面；两次上芯后一次固化，烘烤温度150-175°C，烘烤时间180min ； d、压焊双芯片堆叠封装，一般情况下，先连接上下芯片间的焊线，其次连接下层芯片与引脚间 连线，最后焊接上层芯片与引脚间连接，焊线高度要严格控制，弧高控制在150Um-300Um，防 止上下层焊线间短路；线间距小于2倍的线径为不良；塑封、打印、电镀、切筋成型方法同现 有DIP单芯片封装件。
全文摘要
一种矩阵式DIP引线框架，及基于该框架的IC封装件及其生产方法，其矩阵式DIP引线框架由框架及设在框架内的若干个单元框架组成，所述单元框架在所述框架上呈矩阵式分布且行数为奇数行，其中第2n-1行与第2n行的相邻单元框架的基岛通过连接条与所述框架边框相连，第2n-1行与第2n行的相邻单元框架的外引线脚交错排列，并通过栅条与所述框架边框连接。本发明提高了框架材料的利用率，且结构简单合理，具有成本低、节能减排等优点，广泛应用于LED灯管、电脑接口类型、供应电源模块、网络变压器、DIP开关、压力传感器、方便实现PCB板的穿孔焊接，及标准逻辑IC、存储器LSI等领域。
文档编号H01L21/98GK102074540SQ20101056130
公开日2011年5月25日 申请日期2010年11月26日 优先权日2010年11月26日
发明者周永寿, 慕蔚, 郭丽花, 陈国岚 申请人:天水华天科技股份有限公司