多重图案化的方法

专利名称：多重图案化的方法
技术领域：
本发明是有关于集成电路的制造，且特别是有关于通过接受所形成的线材料以协助制造集成电路的多重图案化方法
背景技术：
集成电路通常被广泛用于不同的电气装置，例如存储器芯片。目前对于集成电路尺寸上的微缩减少是极度盼望的，如此一来可增加个别组件的密度，进而增强集成电路的功能。在集成电路上的最小间距(在相同型态的二相邻结构的相同点之间的距离，例如二相邻闸极导体)通常被用来当成电路密度的代表度量。增加电路密度通常受限于黄光光刻设备的分辨率。黄光光刻设备的一给定部所能制作的最小尺寸特征和空间和此黄光光刻设备的分辨率能力相关。黄光光刻设备的给定部所能制造的最小特征宽度和最小空间宽度的总合为此设备可制造的最小间距。最小特征宽度通常可大约为最小空间的数倍，因此由黄光光刻设备的给定部所制造的最小间距是大约二倍于黄光光刻设备可制造出的最小特征。用来减少小于光刻制造最小间距的集成电路装置的间距的一个方法是通过二倍或四倍图案化的使用，在此通常称为多重图案化。通过此方法，一单一掩模被用来在衬底上制作一系列的并行线材料。接着，可用不同方法将每一并行线材料转变为多重并行线材料。这些各种不同的方法通常是使用一系列的沉积和蚀刻步骤来执行。这些方法已于Xie、Peng、以及 Smith、Bruce W 等人于 2009 年 SPIE 的 Optical Microlithography XXII 会议所发表的“用于32nm以下的更高等级间距部的分析”中作讨论。于下列实施例中所讨论的一方法是使用自我对准间隙壁(selfaligned sidewall spacer)来制作二或四个并行线材料，其每一线材料由原本的掩模来制作。

发明内容
本发明是根据部分通过将间距减少至次光刻尺寸(sub lithographicdimension)的问题的确认为基础。这就是说，即使位于线材料之间的间距可能是次光刻尺寸，然而一般要接受这些线所要通过的一接收组件，例如一垂直栓塞(plug)，可能不是完全符合次光刻尺寸。用以定义栓塞的掩模是光刻的尺寸，并且，对于允许掩模对准误差增加了对于接受区所要求的尺寸。根据本发明的一实施例的一集成电路存储器，包括一组线，此组线中的每一条线具有多个在一第一区中平行X方向线部分物以及多个在一第二区中平行Y方向线部分物。X方向线部分物的长度实质上长于Y方向线部分物的长度。X方向和Y方向线部分物各自具有第一和第二间距，第二间距第一间距的3倍。接触区于Y方向线部分物。在一些实施例中，这些线为字线或位线。在黄光光刻集成电路工艺步骤中，用于制作线多重图案化方法的一实施例实施如下。为一组第一线材料选择一组线图案。在一衬底上形成该组第一线材料。此组第一线材料中的每一第一线材料定义出具有一 X方向部分物和一 Y方向部分物的一图案。第一线材料的X方向部分物的长度实质上长于第一线材料的Y方向部分物的长度。为此些X方向部分物和Y方向部分物选择多个第一间距和第二间距，第二间距大于第一间距。X方向部分物是为平行的，并且Y方向部分物为平行的。形成平行于每一第一线材料的至少二个第二线材料，以制作出包括多个平行X方向线部分物和多个平行Y方向线部分物的多个字线。Y方向线部分物的第二线材料包括多个底端区。多个附加特征物(supplemental features)形成于此些底端区的至少部分处。在一些实施例中，第二间距至少为第一间距的四倍，而在其它实施例中，第二间距至少为第一间距的八倍。在一些实施例中，形成附加特征物包括形成扩大的接触区(contact pickup area)。本发明的其它方面、特征、以及优点可从附图中检阅，详细的说明和权利要求请参考下文。


图1-8以简化方式绘示一四倍图案化工艺的第一实施例；图I绘示对应掩模形状的一衬底内巢状环形(nested ring-like)线材料的俯视图，线材料具有平行X方向部分物以及平行Y方向部分物，位于X方向部分物之间的间距小于位于Y方向部分物之间的间距；图2绘示图I线材料的每一边上的间隔物的制作，通过间距的缩减从而使线密度二倍化；图3绘示图2线材料的每一边上的间隔物的制作，通过间距的缩减从而使图I的线密度四倍化；图4绘示用于图3结构的一掩模的俯视图；图5绘示覆盖部分Y方向部分物的图3结构以图4掩模作对准的图；图6绘示移除图4掩模覆盖的部分Y方向部分物所制作出线材料的底端区的结果图；图7绘示用于图6结构的一掩模俯视图，其用以制作附加特征物；图8绘示使用图7掩模以及后续工艺步骤的结果图，特别是位于沿Y方向部分物的底端区的接触垫和位线或字线，而后续工艺步骤例如是显影和蚀刻以制作附加特征物；图9-16以简化方式绘示类似图1-8的一四倍图案化工艺的一第二实施例，然而其巢状环形线材料为L型部分物的形式；图17A-17C绘示巢状环形线材料的三组附加实施例；图18为一简化流程图，此流程图显示参考上述讨论的图1-17的本发明的多重图案化方法所实行的基本步骤；图19-32绘示使用BES0N0S WL四倍图案化的一实施例的工艺流程；图33绘示字线区、接触区、以及周边电路驱动区之间的关系方块图。主要元件符号说明10 :组件
12 :第一线材料14 :衬底
16、40 :X方向部分物18、38:Y方向部分物20、22:间距24、26:长度
28、30:宽度32 :第二线材料(间隔物)34 :第三线材料(间隔物)36、44、54 :掩模38、40、124:字线42 :底端区46 :接触垫48:电路内联机55 :位置56:底端组件60、62、64、66、68、70 :步骤78、82、88、102 :多晶硅80、84 : 二氧化硅86 :硅化钨90 =BE-SONOS电荷捕捉结构92 :硅94 :光刻胶迹线96 :结构98 :氮化硅层100:间隙壁104:多晶硅间隙壁106、110 :光刻胶屏蔽107、114 :多晶硅部分物108、112、116 :堆栈件109、113、118 : 二氧化硅部分物120 :存储单元122 :被蚀刻元件126、130:选择线128:电荷储存区132 :字线区134 :接触区136 :周边电路驱动区
具体实施例方式在此提供本发明一详细说明的实施例，请参考图I至图33。在此所说明的工艺步骤和结构并非用来制造一集成电路的完整工艺。本发明可和本领域常用的、或是日后所发展出的其它不同集成电路制造技巧作连结实施下列说明为特殊结构实施例和方法的参考。在此所揭露的实施例和方法并非用以限定本发明，本发明可用其它特征、元件、方法、以及实施例来实施。本发明较佳实施例的说明并非用以限定本发明的权利要求所定义的范围。本领域具有一般知识者应可识别下述说明的不同变化。在不同实施例和范例中的相似元件一般用相似的参考数字来论述。图1-8以简化方式绘示合并本发明的一四倍图案化工艺的第一实施例。图I为由相对应形状的掩模所制造于一衬底14上的一组巢状环形(nestedring-like)第一线材料12的一组件10。第一线材料12具有多个平行X方向部分物16，以及多个平行Y方向部分物18。位于X方向部分物16之间的间距20小于位于Y方向部分物18之间的间距22。间距20较佳地是不超过约25%的间距22，且更佳的是不超过约15%的间距22。多个X方向部分物16的长度24实质上大于多个Y方向部分物18的长度26，所超过的长度一般是以数量级(orders of magnitude)来论。然而,为了绘图参考,X方向部分物16的长度24并未按照实际尺寸，而是大幅缩减。在此实施例中，每一 X方向部分物16的宽度28可例如大约是30nm，以及每一 Y方向部分物18的宽度30可例如大约是llOnm。由于间距22远大于间距20，故而此Y方向部分物18的额外宽度是可被容纳的。图2绘示图I的第一线材料12的X方向部分物16和Y方向部分物18的每一边上的间隔物32 (spacer)的制造。间隔物32表示为一组第二线材料32。相较于第一线材料12的密度，此有效的二倍线密度的间距是缩减的。在接下来的工艺步骤中，移除第一线材料12的X方向部分物16和Y方向部分物18，仅留下第二线材料，如间隔物32。图3绘示图2的第二线材料32的每一边上的间隔物34的制造，其具有缩减的间距，且为图I的线密度的四倍。如同部分物16和部分物18，在接下来的工艺步骤中移除第二线材料32，仅留下间隔物34当作第三线材料34。图4绘不使用具有图3结构的一掩模36的俯视图。掩模36被用以掩模分离图3的间隔物34的部分Y方向部分物38。在此实施例所示的图5中，X方向部分物40并未使用掩模36作修正。使用掩模36可移除间隔物34的部分的Y方向部分物38。图6绘示移除后的结果，其制作出沿着Y方向部分物38的底端区42。图7为使用具有图6结构的一掩模44的一俯视图，以形成附加特征物。在此实施例中，附加特征物(supplemental feature)包括被施加在Y方向部分物38的底端区42的多个接触垫，以及多个电路内联机(circuitinterconnect line)。图8绘示使用掩模44的结果，和其后的工艺步骤，例如曝光和蚀刻步骤，以制作附加特征物和电路内联机48，其中附加特征物，特别是位于沿着Y方向部份物38的底端区42的接触垫46。对黄光光刻尺寸化的垫件(pad)和对准容许误差而言，Y方向部分物38的间距较佳地是必须足够的，而由于这些因素的关系，X方向部分物40的间距则是不受限制，因此可以是次光刻的。在和X方向部分物40的间距相比时，位于Y方向部分物38的底端区42之间所增加的间距是重要的，这是因为此增加的间距允许以其它方式形成一般使用黄光光刻尺寸化的接触垫46或较大的接触垫，以提供电性通道至次黄光光刻尺寸化和空间化的第三线材料34的X方向部分物40。第三线材料34 —般为字线或位线，因此使得X方向部分物40和Y方向部分物38通常分别为X方向字/位线部分物40和Y方向字/位线部分38。通过提供位于线材料34最内部的X方向部分物40足够的空间，电路内联机48可如图8所示，设置于最内部的X方向部分物之间。在其它实施例中，电路内联机48可被设置于线材料34最外部的X方向部分物40的外围。电路内联机48可以是黄光光刻尺寸化的线或是次黄光光刻尺寸化的线。图9-16以简化方式绘示类似图1-8的四倍图案化工艺的第二实施例。因此，此第二实施例于此将不再作详细的说明，而主要的区别如下所述。巢状环形线材料12的组件 10为L型部分物52的外形。因此，一对L型部分物52可制作出巢状环形线材料。图12的掩模54被尺寸化以覆盖图13中的Y方向部分物38以及X方向部分物40，使得邻接间隔物34不会通过图11所示的底端组件56而彼此电性连接。图17A-17C绘示巢状环形线材料12的三个附加实施例的结构10，其中巢状环形线材料12具有X方向部分物16和Y方向部分物18。图17A绘示具有两U型部分物相对设置的第一线材料12的一开环形状(open ringconfiguration)的示意图，且两U型部分物之间沿着Y方向部分物18具有间隙(gaps) 19。图17B绘示具有两L型部分物相对设置的第一线材料12的另一开环形状的示意图，且两L型部分物之间沿着Y方向部分物18亦具有间隙(gaps) 19。然而，Y方向部分物18是位在两相邻X方向部分物16的一对端(alternating ends)。X方向部分物16具有第一端15和第二端17。在此实施例中，巢状环形线材料12外环上的Y方向部分物18是位在X方向部分物16的第一端15，而巢状环形线材料12内环上的Y方向部分物18是位在X方向部分物16的第二端17。图17C绘示图17B的开环形状的变形，其中同样的环形线材料12的Y方向部分物18分别位于X方向部分物16的第一端15和第二端17。因此所产生的两间隙21分别是在Y方向部分物18和两相对X方向部分物16的第一端15和第二端17之间。在此实施例中，环形线材料12的外环包括第一、二 X方向部分物16. I和16. 2，以及第一、二 Y方向部分物18. I和18.2。第一 Y方向部分物18. I是位于第一 X方向部分物16. I的第一端15，第二 Y方向部分物18. 2是位于第二 X方向部分物16. 2的第二端17。环形线材料12的内环包括第三、四X方向部分物16. 3和16. 4，以及第三、四Y方向部分物18. 3和18.4。第三Y方向部分物18. 3是位于第三X方向部分物16. 3的第二端17，第四Y方向部分物18. 4是位于第四X方向部分物16. 4的第一端15。图18为简化流程图，其绘示本发明的多重图案化方法中所实施的基础步骤。于开始的步骤60，一组并行线图案，一般是巢状环形图案，平行第一线材料12的组件10被选择。第一线材料12具有实质上长于平行Y方向部分物18的平行X方向部分物16，例如是100倍或1000倍的长度。接着在步骤62，X方向部分物16和Y方向部分物18的第一间距20和第二间距22被选择。被选择的间距中，第二间距22大于第一间距20，例如是4-8倍。在步骤64，形成平行第一线材料12的组件10以覆盖一衬底14。二第二线材料32形成于步骤66。第二线材料32平行于第一线材料12。于步骤68形成二个第三线材料34平行于每一第二线材料32。以同样的作法制作出平行X方向部分物40和平行Y方向部分物38当作第三线材料。第二线材料34的Y方向部分物38包括底端区42。于步骤70制作出附加特征物，例如是位于底端区42的扩大接触垫46以及电路内联机48。图19-32绘示一使用能带工程SONOS四倍字线(BE-S0N0S WLquadruple)自我对准间隔物图案化(self-aligned spacer patterning)实施例的工艺流程图，BE-SONOS为电荷捕捉存储单元。图19绘示一衬底76，衬底76包括第一层至第八层78-92，以及形成于第一层78上的一光刻胶迹线94。在此实施例中，第一层78、第三层82、和第六层88为多晶硅，而第二层80和第四层84为二氧化硅。第五层86为硅化钨。第八层92为硅。第七层90为一五层的组合,是为BE-SONOS的电荷捕捉结构,其具有可替换的二氧化娃层和氮化娃层，其中二氧化娃层为从此结构上方数来第一层、第三层、和第五层。由于第一层78、第二层80、和第三层82可在图案化工艺中完全地移除，因此为牺牲层。其它材料和材料的设置亦可被使用。
光刻胶迹线94被用于蚀刻第一层78，以制作对应图I的第一线材料12的结构96。图21绘示沉积覆盖于图20结构的一氮化硅层98。图22绘示对氮化硅层98作非等向性蚀亥IJ，以移除覆盖结构96和第二层80的氮化硅层98的部分。以此作法留下间隙壁100于结构96的每个边上，此间隙壁100对应于图2的间隔物32。图23绘示蚀刻结构96并留下间隙壁100的结果。图24绘示于图23的结构上沉积一层多晶硅层102。图25中，位于间隙壁100和第二层80上的部分多晶硅层102被移除，留下多晶硅间隙壁104于氮化硅间隙壁100的每个边上。图26中，一光刻胶屏蔽106用于覆盖图25未被移除的结构的一部分。光刻胶屏蔽106可被视为相反于图4的掩模36。图27绘不移除未被光刻胶屏蔽106保护的多晶娃间隙壁104并且接着移除光刻胶屏蔽106的结果。图28绘示蚀刻氮化硅间隙壁100以及未被间隙壁104覆盖的第二层80的部分；以此方法留下位于第三层82上的多晶硅/ 二氧化硅堆栈件108。堆栈件108包括上层的多晶硅部分物107以及下层的二氧化硅部分物109。对位于第20图结构右手边的二结构96以及位于第28图结构右手边上的多晶硅/ 二氧化硅堆栈件108作比较，可以发现垂直结构的数目为从2个到8个，增加了四倍。图29绘示位于第28图结构上的一光刻胶屏蔽110，光刻胶屏蔽110对应于图7的掩模44。图30绘示蚀刻图29结构中未被堆栈件108或光刻胶屏蔽110覆盖的第三层82的部分。上层的多晶硅部分物107被移除，而留下堆栈件112。堆栈件112包括一上层的二氧化硅部分物113和一下层的多晶硅部分物114。在图30中，光刻胶屏蔽110已被移除。图31绘示氧化层蚀刻的结果，此蚀刻移除了上层的氧化层部分物113以及第四层84( 二氧化硅)中未被多晶硅部分物114覆盖的部分。此蚀刻步骤制作出堆栈件116。堆栈件116包括多晶硅部分物114以及二氧化硅部分物118。图32绘示蚀刻未被堆栈件116覆盖的第五层86、第六层88、以及第七层90部分，以及移除多晶硅部分物114、和移除部分二氧化硅部分物118，留下一列具有相对应硅化钨和多晶硅的被蚀刻组件122、124的存储单元120的结果，其中，字线124的组成列位于电荷储存区128之上。在此实施例中，存储单元120形成一 NAND串。在此实施例中的蚀刻步骤也制作出以相同于字线124方向延伸的一串选择线130。在整个第七层90被蚀刻之后，部分的二氧化硅部分物118可被保留。这是因为第四层84的厚度一般是远大于第七层90的厚度。图33为绘示在一字线区132中紧密设置的X方向字线部分物40以及较宽松设置的Y方向字线部分物38的一方块图。通常在一存储器电路中会有上千条的字线124。在此实施例中，提供二不同接触区134邻接耦合至字线区132。接触垫46位于沿着较宽松设置(较大的间距)的Y方向字线部分物38的接触区134内。一周边电路驱动区136位于二接触区134之间并和二接触区134耦合。其中，设置型态是(I)位于一字线区132中的多条字线；(2)字线区132，且假设一或多个接触区134包含沿Y方向字符向部分物38的接触垫46 ; (3) —或多个组合的周边电路驱动区136接触区134，此设置型态给高密度存储器提供了一个在实际设置上有效的集成电路布局(layout)。上述任一及所有专利、专利申请案以及已印刷的公开文件的揭露内容在此以引用方式全数并入。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种更动与润饰。因此，本发明的保护范围当视后附的权利要求所界定者为准。
权利要求
1.一种集成电路存储器，包括 一组线，该组线中的每一条线具有在一第一区中多个平行X方向线部分物，以及在一第二区中多个平行Y方向线部分物，该第二区和该第一区相互分隔开； 该些X方向线部分物的长度实质上长于该些Y方向线部分物的长度； 该些X方向线部分物和该些Y方向线部分物分别具有多个第一间距和第二间距，且该第二间距大于该第一间距；以及 位于该些Y方向线部分物的多个接触区。
2.如权利要求I所述的存储器，其中该些线包括多个字线或多个位线。
3.如权利要求I所述的存储器，其中该些线以光刻方式形成，并且该第一间距具有一次光刻尺寸。
4.如权利要求I所述的存储器，其中该些Y方向线部分物以及该些X方向线部分物定义出一组巢状环形并行线(nested ring-like parallel lines)。
5.如权利要求4所述的存储器，其中该组巢状环形并行线包括具有多个相对U型部分物的多条第一和第二环形并行线，且该些U型部分物沿着该些Y方向线部分物的至少一些而具有数个间隙。
6.如权利要求5所述的存储器，其中该些间隙位于沿着该些Y方向线部分物的至少一些的中央处。
7.如权利要求5所述的存储器，其中该些间隙各位于沿着每该Y方向线部分物的中央处。
8.如权利要求4所述的存储器，其中 该组巢状环形并行线包括具有多个相对L型部分物的多条第一和第二环形并行线，且该些L型部分物沿着该些Y方向线部分物具有数个间隙，该些第一和第二环形并行线彼此相邻； 具有第一端和第二端的该些X方向线部分物； 该些第一环形并行线的该些Y方向线部分物位于该些X方向线部分物的第一端；和 该些第二环形并行线的该些Y方向线部分物位于该些X方向线部分物的第二端。
9.如权利要求4所述的存储器，其中 该组巢状环形并行线包括具有多个相对L型部分物的复数条第一和第二环形并行线，且该些L型部分物沿着该些Y方向线部分物具有数个间隙，该些第一和第二环形并行线彼此相邻； 该些第一环形并行线包括多个第一和第二 X方向线部分物以及第一和第二 Y方向线部分物，每该第一和第二 X方向线部分物具有第一端和第二端，该第一 Y方向线部分物位于该第一 X方向线部分物的第一端，该第二 Y方向线部分物位于该第二 X方向线部分物的第二端；以及 该些第二环形并行线包括多个第三和第四X方向线部分物以及第三和第四Y方向线部分物，每该第三和第四X方向线部分物具有第一端和第二端，该第三Y方向线部分物位于该第三X方向线部分物的第二端，该第四Y方向线部分物位于该第四X方向线部分物的第一端。
10.如权利要求I所述的存储器，其中该第二间距至少为该第一间距的6倍。
11.如权利要求I所述的存储器，其中该些线以光刻方式形成，并且该些接触区具有光刻尺寸。
12.—种在黄光光刻集成电路工艺步骤中用来制作集成电路存储器的多重图案化方法，包括 为一组第一线材料选择一组线图案； 在一衬底上形成该组第一线材料，该组第一线材料中的每一第一线材料定义出具有一X方向部分物和一 Y方向部分物的一图案，该些第一线材料的该X方向部分物的长度实质上长于该些第一线材料的该些Y方向部分物的长度； 为该些X方向部分物和该些Y方向部分物选择多个第一间距和第二间距，该第二间距大于该第一间距，该些X方向部分物为平行，并且该些Y方向部分物为平行； 形成平行于每一第一线材料的至少二个第二线材料，以制作出包括多个平行X方向线部分物和多个平行Y方向线部分物的多个字线，该些Y方向线部分物的第二线材料包括多个底端区；以及 形成多个附加特征物(supplemental features)于至少部分的该些底端区。
13.如权利要求12所述的方法，其中该些线包括多个字线或多个位线。
14.如权利要求12所述的方法，其中该至少二个第二线材料的形成步骤还包括 形成二第二线材料平行于每一第一线材料；以及 形成二第三线材料平行于每一第二线材料以制作该些线。
15.如权利要求12所述的方法，其中该些并行线图案选择步骤包括为一组巢状环形平行第一线材料选择一组巢状环形并行线图案。
16.如权利要求12所述的方法，还包括移除至少部分的Y方向线部分物以制作该底端区。
17.如权利要求12所述的方法，其中该些第一线材料中的一者定义为下列至少一者一连续矩形、具有沿着该些Y方向部分物中的一者的一间隙(gap)的一矩形、具有同时(both)沿着该些Y方向部分物的一间隙的一矩形、以及具有仅仅一Y方向部分物的一矩形。
18.如权利要求12所述的方法，其中该些X方向线部分物的该些长度是至少该些Y方向线部分物的该些长度的30倍。
19.如权利要求12所述的方法，其中该第二间距至少为该第一间距的四倍。
20.如权利要求12所述的方法，其中该第二间距至少为该第一间距的八倍。
21.如权利要求12所述的方法，其中该些附加特征物形成步骤包括形成多个扩大的接触区。
22.如权利要求16所述的方法，还包括在移除步骤后形成一导线材料。
23.如权利要求22所述的方法，其中多个第一导线材料和多个第二导线材料形成于由该些第二线材料所围成的一区域内。
24.如权利要求22所述的方法，其中多个第一导线材料和多个第二导线材料形成于由该些第二线材料所围成的一区域的外部和多个相对边上。
25.如权利要求22所述的方法，其中该导线材料包括一电路内联机(circuitinterconnect line)。
26.如权利要求12所述的方法，其中该附加特征物的形成步骤于该些底端区形成多个接触区之后。
27.一种在黄光光刻集成电路工艺步骤中用来制作线的多重图案化方法，包括 为一组平行第一线材料选择一组并行线图案； 在一衬底上形成该组平行第一线材料，该组平行第一线材料的每一第一线材料定义出具有一 X方向部分物和一 Y方向部分物的一图案，该些第一线材料的该X方向部分物的长度至少为该第一线材料的该些Y方向部分物的长度的30倍；为该些X方向部分物和该些Y方向部分物选择多个第一间距和第二间距，该第二间距至少为该第一间距的3倍，该些X方向部分物为平行的，并且该些Y方向部分物为平行的；形成平行于每一第一线材料的至少二个第二线材料，以制作出包括多个平行X方向字/位线部分物和多个平行Y方向字/位线部分物的多个字/位线，该些Y方向字/位线部分物包括多个底端区； 于该些底端区形成多个扩大的接触区；以及 形成一导线材料。
28.如权利要求27所述的方法，其中该导线材料包括形成多个第一导电线材料和多个第二导电线材料于(I)被至少二第二线材料所围成的一区域内，或是于(2)被该至少二第二线材料所围成的一区域的外部和多个相对边上。
全文摘要
本发明公开了一种集成电路存储器，包括一组线，每一条线具有在一第一区中平行X方向线部分物以及在一第二区中平行Y方向线部分物。第二区和第一区是互相分隔开的。X方向线部分物的长度实质上长于Y方向线部分物的长度。X方向和Y方向线部分物各自具有第一间距和第二间距，且第二间距为第一间距的3倍或3倍以上。接触区(contact pickup area)位于Y方向线部分物。在一些实施例中，这些线包括字线或位线。可利用多重图案化方法制作材料线，并接着作出平行X方向线部分物和平行Y方向线部分物，以制作出存储器。
文档编号H01L21/82GK102623448SQ201110032839
公开日2012年8月1日 申请日期2011年1月26日 优先权日2011年1月26日
发明者吕函庭, 陈士弘 申请人:旺宏电子股份有限公司