专利名称：沟槽式肖特基二极管及其制作方法
技术领域：
本发明涉及一种沟槽式肖特基二极管及其制作方法，尤指以制作方法以提供出一种具有较低的反向电压漏电流、较低的正向偏置电压(Vf)、较高的反向耐电压值以及较短的反向回复时间等特性的沟槽式肖特基二极管。
背景技术：
肖特基二极管(SchottkyDiode)为以电子作为载流子的单极性元件，其特性 为速度快，且于加入较低的正向偏置电压(Forward Bias Voltage ;Vf)时,便可有较大的顺向电流与较短的反向回复时间(Reverse Recovery Time ;tKK),但若加入持续增加的反向偏压时，则会有较大的漏电流(与金属功函数及半导体掺杂浓度所造成的肖特基势垒(Schottky Barrier)有关)。而后，提出有沟槽式的肖特基势垒二极管，是通过于沟槽中填入多晶硅或金属来夹止反向漏电流，使元件的漏电能大幅降低。关于沟槽式的肖特基势垒二极管，其代表性发明可参阅美国专利第5365102号(专利名称SCHOTTKY BARRIER RECTIFIER WITH MOS TRENCH)中所披露的元件结构与技术；并请参阅如图1(a)至1(f)所示的主要工艺步骤。首先在图1(a)中，提供有外延层(epitaxial layer)厚度的半导体基板12，且此基板12具有两表面12a、12b，其中高掺杂浓度(N+型)的阴极区域12c邻近其表面12a，而低掺杂浓度(N型)的漂移区域12d则从高掺杂浓度(N+型)的阴极区域12c伸展至表面12b ;并进而于其上生长二氧化硅层(SiO2) 13，以降低接着要生长的氮化硅层(Si3N4) 15的沉积应力，并再于氮化硅层15上形成光致抗蚀剂层17。而接着在图1(b)中，利用该光致抗蚀剂层17进行光刻工艺(lithography)及蚀刻工艺(etching)，以移除部分的氮化硅层15、二氧化硅层13以及基板12，从而将其基板12的漂移区域12d蚀刻出多个分离平台14，且形成为具有特定深度与宽度的沟槽结构22。接着在图1(c)中，分别于其沟槽结构22的侧壁22a及底部22b上生长出绝缘性质的热氧化层16。并在图1(d)中，移除剩下的氮化硅层15和二氧化硅层13，以及于图1(e)中，在其整体结构的上方镀上金属层23。并接着在图1(f)中，在背面的表面12a处同样进行金属镀制。接着，进行热融合工艺，使其多个分离的平台14能将所接触的金属层23平行连接出单一个阳极金属层18，而于其背面的表面12a处则能形成出阴极金属层20 ;使其阳极金属层18与平台14的接触便因所谓的肖特基势垒(Schottky Barrier)而成为肖特基结面，从而完成晶片的工艺。由上述的方法制作的沟槽式肖特基二极管(Trench MOS Barrier SchottkyRectifier，简称为TMBR)，具有极低的正向偏置电压(Vf)，反向漏电流则受到沟槽结构的夹止，会比无沟槽结构者有更低的漏电流。上述沟槽式肖特基二极管的反向耐电压值可以到达120V，而漏电流约数十微安培，当然实际的漏电流的大小会根据芯片的尺寸而有所差异。而改善已知沟槽式肖特基二极管结构并具有更高的反向耐电压值，以及更低的漏电流则为本发明最主要的目的。
发明内容
本发明的目的在于改善已知沟槽式肖特基二极管，并且使得沟槽式肖特基二极管具有更高的反向耐电压值，以及更低的漏电流。本发明为一种沟槽式肖特基二极管制作方法，该方法包括下列步骤提供半导体基板；于该半导体基板上形成多个沟槽结构，其中该多个沟槽结构可区分为第一类沟槽结构与第二类沟槽结构，该第一类沟槽结构的开口大于该第二类沟槽结构；于该半导体基板中该第一类沟槽结构的底部形成多个注入区域；于该半导体基板的表面以及该多个沟槽结构的表面上形成栅极氧化层；于该栅极氧化层上形成多晶硅结构；对该多晶硅结构进行蚀亥IJ，使得该多晶硅结构覆盖于该多个沟槽结构内的该栅极氧化层上；形成掩模层，覆盖于该第一类沟槽结构中的该多个多晶硅结构以及该栅极氧化层上；蚀刻该半导体基板，并露出未被该罩幕层覆盖的该半导体基板的表面；以及金属溅镀层，覆盖于部分的该半导体基板的表面、该第二类沟槽结构中的该多个多晶硅结构、以及部分的该掩模层。本发明为种沟槽式肖特基二极管，包括半导体基板，其内部具有多个沟槽结构，其中该多个沟槽结构可区分为第一类沟槽结构与第二类沟槽结构，该第一类沟槽结构的开口大于该第二类沟槽结构；多个注入区域，位于该半导体基板中该第一类沟槽结构的底部；栅极氧化层，覆盖于该多个沟槽结构的侧边与底部，且覆盖于部分的该半导体基板的表面；多个多晶硅结构，形成于该多个沟槽结构内覆盖于该栅极氧化层上；掩模层，覆盖于该第一类沟槽结构中的该多个多晶硅结构以及该栅极氧化层上；以及金属溅镀层，覆盖于部分的该半导体基板的表面、该第二类沟槽结构中的该多个多晶硅结构、以及部分的该掩模层。本发明还提出一种沟槽式肖特基二极管制作方法，该方法包括下列步骤提供半导体基板；于该半导体基板的表面形成第一氧化层；蚀刻该第一氧化层，形成第一掩模层；以该掩模层为掩模，对该半导体基板进行蚀刻并形成多个沟槽结构，其中该多个沟槽结构可区分为第一类沟槽结构与第二类沟槽结构，该第一类沟槽结构的开口大于该第二类沟槽结构；于该多个沟槽结构内形成第二氧化层；移除第二氧化层；形成第三氧化层，覆盖于沟槽的侧壁及底部；形成多晶硅结构覆盖于该第三氧化层与该第一氧化层；蚀刻该多晶硅结构，使得该多晶硅结构覆盖于该第二类沟槽结构内的该第三氧化层上，且该多晶硅结构覆盖于该第一类沟槽结构内的侧壁；蚀刻该第三氧化层，使得该第一类沟槽结构上的该第三氧化层变薄或者消失；进行离子注入工艺以及驱入工艺，并于该第一类沟槽结构的底部形成注入区域；形成掩模层，覆盖于部分的该第一氧化层、该第一类沟槽结构上；蚀刻该半导体基板，并露出未被该罩幕层覆盖的该半导体基板的表面；以及，金属溅镀层，覆盖于部分的该半导体基板的表面、该第二类沟槽结构中的该多个多晶硅结构、以及部分的该掩模层。本发明还提出一种沟槽式肖特基二极管，包括半导体基板，其内部具有多个沟槽结构，其中该多个沟槽结构可区分为第一类沟槽结构与第二类沟槽结构，该第一类沟槽结构的开口大于该第二类沟槽结构；注入区域，位于该半导体基板中该第一类沟槽结构的底部；氧化层，覆盖于第二类沟槽结构的侧边与底部，覆盖于该第一类渠结构的侧边与部分的 底部，且覆盖于部分的该半导体基板的表面；多个多晶硅结构，形成于该第二类沟槽结构内覆盖于该氧化层上，且形成于该第一类沟槽结构内覆盖于该氧化层上；掩模层，覆盖于该第一类沟槽结构中的该多个多晶硅结构以及该氧化层上；以及金属溅镀层，覆盖于部分的该半导体基板的表面、该第二类沟槽结构中的该多个多晶硅结构、以及部分的该掩模层。为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合附图，作详细说明如下
图1(a)至1(f)，为已知的沟槽式的肖特基势垒二极管的主要工艺步骤示意图。图2(a)至2 (t)，为本发明所提出的沟槽式肖特基二极管的制作方法，其第一实施例的制作流程示意图。图3(a)至3 (r)，为本发明所提出的沟槽式肖特基二极管的制作方法，其第二实施例的制作流程示意图。
附图标记说明半导体基板12表面12a、12b阴极区域12c漂移区域12d二氧化硅层13平台14氮化硅层15热氧化层16光致抗蚀剂层17阳极金属层18阴极金属层20沟槽结构22侧壁22a底部22b金属层23半导体基板30高掺杂浓度的硅基板31低掺杂浓度的外延层32表面32a沟槽结构33a、33bP型注入区域34栅极氧化层35多晶硅结构36第四氧化层37第一氧化层41第二氧化层42第三氧化层43金属派镀层50第一金属层51第二金属层52半导体基板60高掺杂浓度的硅基板61低掺杂浓度的外延层62表面62a沟槽结构63a、63bP型注入区域64多晶硅结构66第四氧化层67第一氧化层71第二氧化层72第三氧化层73金属溅镀层80第一金属层81第二金属层8具体实施例方式请参阅图2 (a)至2 (t)，为本发明所提出的沟槽式肖特基二极管的制作方法，其第一优选实施例的制作流程示意图。如图2(a)所示，首先是先提供半导体基板30;在此实施例中，该半导体基板30包括了有高掺杂浓度(N+型)的硅基板31与低掺杂浓度(N型)的外延层32此两部分；而其中低掺杂浓度的外延层32形成于高掺杂浓度的硅基板31之上，且其低掺杂浓度的外延层32具有一定的厚度，以提供本发明后续所需的多个沟槽结构(Multi-Trench)的蚀刻形成。
接着便于该半导体基板30的表面32a上，也就是对其中的低掺杂浓度的外延层32所在的表面32a,在900 1000°C之间先进行热氧化(Thermal Oxidation)工艺或者化学气相沉积(CVD)工艺,而于该半导体基板30的表面32a上形成第一氧化层41 ;在此实施例中，该第一氧化层41所具有的厚度可设计约为6000A。其次，如图2(b)所示，再于该第一氧化层41上形成定义有第一光致抗蚀剂图案的第一光致抗蚀剂层BI，用以将该第一氧化层41蚀刻出该第一光致抗蚀剂图案。而在此实施例中，所述的该第一光致抗蚀剂图案是和后续待形成的多个沟槽结构(Multi-Trench)的样式相对应，因而蚀刻后的该第一氧化层41便能成为用以提供蚀刻出沟槽的硬掩模(HardMask)。亦即，如图2(c)中所示，剩余的该第一氧化层41即可视为第一掩模层。在此实施例中，将该第一氧化层41形成的该第一掩模层的过程，其所采用的蚀刻方式为干式蚀刻。承上所述，当该第一掩模层于该半导体基板30上形成了之后，便可除去该第一光致抗蚀剂层BI，而呈现出如图2(d)所示的结果。接着，如图2 (e)所示，根据该第一氧化层41所形成的该第一掩模层对该半导体基板30进行沟槽的蚀刻(Trench Etching),以于该半导体基板30中形成本发明的多个沟槽结构33a与33b。其中，右侧的沟槽结构33a开口宽度约为左侧沟槽结构33b开口宽度的2 3倍。右侧沟槽结构33a的区域作为防护环(guard ring),左侧沟槽结构33b的区域作为沟槽式肖特基二极管。一般来说，防护环制作在半导体基板30的外围区域，而半导体基板的内部区域即为元件区域(device area)，也就是沟槽式肖特基二极管。当该沟槽结构33a与33b形成了之后，便是接着对其包括有底部与侧壁的表面进行粗糙度的修饰(Trench Rounding),以使其表面因前述的蚀刻过程所产生的粗糙边角能加以去除，而让后续的相关氧化层的形成有优选的环境。在此步骤中，其修饰的处理包括有几个程序。其一为先对该沟槽结构33a与33b进行其表面向下厚度约达数百个A大小的干式蚀刻，使得此较薄的蚀刻处理能修饰其表面；另一方面则是接着前述处理后，在该沟槽结构33a、33b的表面(包括了其底部与侧壁)上形成第二氧化层42，而该第二氧化层42的设计目的为一种牺牲氧化层(SacrificialOxide)，如图2 (f)所示。因此，接着如图2(g)中所示利用化学气相沉积形成第三氧化层(0xide)43。而在此实施例中，该第三氧化层43的形成是将窄的沟槽结构33b填满而无法将宽的沟槽结构33b填满，也就是说，该第三氧化层43覆盖于该沟槽结构33a与33b内的第二氧化层42以及该第一氧化层41。接着如图2(h)中所示进行回蚀(etching back)工艺，以蚀刻第三氧化层43,并且使得宽的沟槽结构33a底部之上的第三氧化层43变得较薄，而由于窄的沟槽结构33b被第三氧化层43填满，因此无法蚀刻至底部。于上述步骤完成之后，如图2 (i)所示进行离子注入(Ion Implantation)工艺以及驱入(drive in)工艺；使其形成均匀的P型注入区域34。如图2 (j)所示，即为形成的P型注入区域34。之后，如图2(k)所示，利用氢氟酸(HF)进行湿式蚀刻以移除第一氧化层41、第二
氧化层42、与第三氧化层43。如图2(1)所示,在900 1000°C之间进行热氧化(Thermal Oxidation)工艺,在沟槽结构33a、33b,以及半导体基板30的表面32a上形成栅极氧化层(gate oxide) 35。之后，便接着于该栅极氧化层上35形成如图2 (m)中所示的多晶硅结构36。在此实施例中，该多晶硅结构36是以化学气相沉积(CVD)工艺的方式覆盖于该栅极氧化层35上，并且填满该沟槽结构33a、33b。 接着，便是将所形成的该多晶硅结构36加以除去所不需要的部分。在此实施例中，所使用的除去方式为回蚀(Etch Back)工艺，也就是仍以干式蚀刻的方式但不使用任何的光致抗蚀剂图案，而是依所设定的时间来均匀地对该多晶硅结构36进行向下的蚀刻。其蚀刻的结果如图2(n)中所示，经过蚀刻之后，会曝露出栅极氧化层35且仅沟槽结构33a、33b内还有多晶硅结构36。接着，如图2(0)所示，利用化学气相沉积(CVD)工艺，形成第四氧化层37覆盖于栅极氧化层35以及该多晶硅结构36。承上所述，当该第四氧化层37形成了之后，如图2 (p)所示，便再于该第四氧化层37上形成定义有第二光致抗蚀剂图案的第二光致抗蚀剂层B2，用以根据该第二光致抗蚀剂图案来对该第四氧化层37与栅极氧化层35进行蚀刻；进而再除去完成蚀刻后的该第二光致抗蚀剂层B2，而成为如图2 (q)中所示利用该第四氧化层37所形成的第二掩模层。在此步骤中，利用该第二光致抗蚀剂层B2所采用的蚀刻方式为接触蚀刻(Contact Etching)工艺，以使该第四氧化层37形成第二掩模层。当该第四氧化层37形成的该第二掩模层形成了之后，接着便是于该第二掩模层上与该多晶硅结构36表面上及该裸露的基板32a上，进行金属溅镀(Metal Sputtering)工艺，以形成如图2(r)中所示的金属溅镀层50。而在此实施例中，该金属溅镀层50是由第一金属层51和第二金属层52这两部分所构成。其中该第一金属层51可米用钛金属(Ti)的材料。而于该第一金属层51上进行金属溅镀，以形成另一层的该第二金属层52，该第二金属层52的米用为招、娃、铜(Al/Si/Cu)的合金。是故，该金属溅镀层50 (即其中的第一金属层51)与该半导体基板30 (即其中的低掺杂浓度(N型)的外延层32)的表面32a相接触时，便能形成所谓的肖特基结面(Schottky Contact)。此外,在此实施例中，在此步骤后还可包括进行快速热工艺(RapidThermal Processing,简称为RTP),如此便可有效地形成该金属为肖特基结面的结果。如图2 (S)所示，再于该金属溅镀层50上形成定义有第三光致抗蚀剂图案的第三光致抗蚀剂层B3，用以根据该第三光致抗蚀剂图案来对部分的该金属溅镀层50，也就是针对如图2(r)中所示的晶片右侧区域进行蚀刻；进而再除去完成蚀刻后的该第三光致抗蚀剂层B3，而成为如图2(t)中所示的最后晶片样式。在此步骤中，利用该第三光致抗蚀剂层B3所采用的蚀刻方式为金属蚀刻(MetalEtching)工艺，从而能在该第三光致抗蚀剂图案下，对包括了该第一金属层51与该第二金属层52的该金属溅镀层50进行蚀刻，以将第四氧化层37形成的该第二掩模层位于其晶片右侧区域的部分表面加以露出，在实作中，因金属的过蚀刻(Over Etching)操作，常使部分第四氧化层37于工艺中被移除，所以氧化层37裸露区域会有些微的厚度损失，如图2(t)所示。
是故，图2(t)中所示的最后晶片样式，便为利用本发明所提出的制作方法所完成的沟槽式肖特基二极管的第一实施例。其中外围区域I所示即为防护环，而内部区域II即为元件区域。再者，此防护环中包括P型注入区域34可有效地减少沟槽式肖特基二极管所形成的漏电流，并且提高反向耐电压值。于本发明实施例所披露的沟槽式肖特基二极管，其反向耐电压值可到达160V。并且与已知沟槽式肖特基二极管相同的尺寸进行比较，漏电流可降低至10微安培以下。是故，本发明第一实施例的沟槽式肖特基二极管，其结构包括有半导体基板30、P型注入区域34、栅极氧化层35、多晶硅结构36、第四氧化层37形成的第二掩模层以及金属溅镀层50。该半导体基板30内部具有多个沟槽结构33a、33b，并可区分为第一类沟槽结构33a与第二类沟槽结构33b，该第一类沟槽结构33a的开口大于该第二类沟槽结构33b ；多个P型注入区域34，位于该半导体基板30中第一类沟槽结构33a的底部；栅极氧化层35覆盖于所有沟槽结构33a、33b的侧边与底部，且覆盖于部分的半导体基板30的表面32a ；多个多晶硅结构36，形成于该多个沟槽结构33a、33b内覆盖于该栅极氧化层35上；第二掩模层37，覆盖于该第一类沟槽结构33a中的该多个多晶硅结构36以及该栅极氧化层35上；金属溅镀层50，覆盖于该半导体基板30的表面32a、该第二类沟槽结构33b中的该多个多晶娃结构36、以及部分的该第二掩模层37。请参阅图3 (a)至3 (r)，为本发明所提出的沟槽式肖特基二极管的制作方法，其第二优选实施例的制作流程示意图。如图2(a)所示，首先是先提供半导体基板60 ;在此实施例中，该半导体基板60包括了有高掺杂浓度(N+型)的硅基板61与低掺杂浓度(N型)的外延层62此两部分；而其中低掺杂浓度的外延层62形成于高掺杂浓度的娃基板61之上，且其低掺杂浓度的外延层62具有一定的厚度，以提供本发明后续所需的沟槽结构的蚀刻形成。接着便于该半导体基板60的表面62a上，也就是对其中的低掺杂浓度的外延层62所在的表面62a，在900 1000°C之间先进行热氧化工艺或者化学气相沉积(CVD)工艺，而于该半导体基板62的表面62a上形成第一氧化层71 ;在此实施例中，该第一氧化层71所具有的厚度约为6000A。其次，如图3(b)所示，再于该第一氧化层71上形成定义有第一光致抗蚀剂图案的第一光致抗蚀剂层BI，用以将该第一氧化层71蚀刻出该第一光致抗蚀剂图案。而在此实施例中，所述的该第一光致抗蚀剂图案是和后续待形成的沟槽结构的样式相对应，因而蚀刻后的该第一氧化层71便能成为用以提供蚀刻出沟槽的硬掩模。亦即，如图3(c)中所示，剩余的该第一氧化层71即可视为第一掩模层。在此实施例中，将该第一氧化层71形成的该第一掩模层的过程，其所采用的蚀刻方式为干式蚀刻。承上所述，当该第一掩模层于该半导体基板60上形成了之后，便可除去该第一光致抗蚀剂层BI，而呈现出如图3(d)所示的结果。接着，如图3(e)所示，根据该第一氧化层71所形成的该第一掩模层对该半导体基板60进行沟槽的蚀刻，以于该半导体基板60中形成本发明的沟槽结构63a与63b。其中，右侧的沟槽结构63a开口宽度远大于左侧沟槽结构63b开口宽度。右侧沟槽结构63a的区域作为防护环，左侧沟槽结 构63b的区域作为沟槽式肖特基二极管。当该沟槽结构63a与63b形成了之后，便是接着对其包括有底部与侧壁的表面进行粗糙度的修饰，以使其表面因前述的蚀刻过程所产生的粗糙边角能加以去除，而让后续的相关氧化层的形成有优选的环境。在此步骤中，其修饰的处理包括有几个程序。其一为先对该沟槽结构63a与63b进行其表面向下厚度约达数百个A大小的干式蚀刻，使得此较薄的蚀刻处理能修饰其表面；另一方面则是接着前述处理后，在该沟槽结构63a、63b的表面(包括了其底部与侧壁)上生长第二氧化层72，也就是热氧化层。而该第二氧化层72的设计目的为种牺牲氧化层，如图3(f)所示。因此，接着以湿式蚀刻工艺，移除第二氧化层72与部分的第一氧化层71，并以热氧化工艺，在沟槽的侧壁及底部生长第三氧化层73，如图3(g)中所示。之后，在第三氧化层73与第一氧化层71上形成如图3(h)中所示的多晶硅结构66。在此实施例中，该多晶硅结构66是以化学气相沉积(CVD)工艺的方式覆盖于该第三氧化层73与该第一氧化层71上，并且填满左侧的沟槽结构33b。接着，便是将所形成的该多晶硅结构66加以除去所不需要的部分。在此实施例中，所使用的除去方式为回蚀(Etch Back)工艺，也就是仍以干式蚀刻的方式但不使用任何的光致抗蚀剂图案，而是依所设定的时间来均匀地对该多晶硅结构66进行向下的蚀刻。其蚀刻的结果如图3 (i)中所示，经过蚀刻之后仅沟槽结构63a、63b内还有多晶硅结构66。接着如图3 (j)中所示进行回蚀工艺，以蚀刻第三氧化层73，并且使得宽的沟槽结构63a底部之上的第三氧化层73变得较薄或者消失，而由于窄的沟槽结构63b被多晶硅填满，因此无法对其第三氧化层73进行蚀刻。于上述步骤完成之后，如图3 (k)所示进行离子注入工艺以及驱入工艺；以于宽的沟槽结构63a底部内作均匀地、预定深度的注入，并于驱入工艺后，使其形成均匀的P型注入区域64。如图2(1)所示，即为形成的P型注入区域64。接着，如图3 (m)所示，利用化学气相沉积(CVD)工艺，形成第四氧化层67覆盖于第一氧化层71、第三氧化层73、多晶娃结构66。承上所述，当该第四氧化层67形成了之后，如图3 (n)所示，便再于该第四氧化层67上形成定义有第二光致抗蚀剂图案的第二光致抗蚀剂层B2，用以根据该第二光致抗蚀剂图案来对该第四氧化层67与第一氧化层71与第三氧化层73进行蚀刻；进而再除去完成蚀刻后的该第二光致抗蚀剂层B2，而成为如图3(0)中所示利用该第四氧化层67所形成的第二掩模层。在此步骤中，利用该第二光致抗蚀剂层B2所采用的蚀刻方式为接触蚀刻(Contact Etching)工艺，以使该第四氧化层67形成第二掩模层。当该第四氧化层67形成的该第二掩模层形成了之后，接着便是于该第二掩模层上、半导体基板表面62a与该多晶硅结构66表面上进行金属溅镀(Metal Sputtering)工艺，以形成如图3(p)中所示的金属溅镀层80。而在此实施例中，该金属溅镀层80是由第一金属层81和第二金属层82这两部分所构成。其中该第一金属层81可采用钛金属(Ti)的材料。而于该第一金属层81上进行金属溅镀，以形成另一层的该第二金属层82，该第二金属层82的采用为铝、硅、铜(Al/Si/Cu)的合金。是故，该金属溅镀层80(即其中的第一金属层81)与该半导体基板60(即其中的低掺杂浓度(N型)的外延层62)的表面62a相接触时，便能形成所谓的肖特基结面(Schottky Contcat)。此外,在此实施例中，在此步骤后还可包括进行快速热工艺(RapidThermal Processing,简称为RTP),如此便可有效地形成该金属为肖特基结面的结果。如图3(q)所示，再于该金属溅镀层80上形成定义有第三光致抗蚀剂图案的第三光致抗蚀剂层B3，用以根据该第三光致抗蚀剂图案来对部分的该金属溅镀层80，也就是针对如图3(q)中所示的晶片右侧区域进行蚀刻；进而再除去完成蚀刻后的该第三光致抗蚀剂层B3，而成为如图3(r)中所示的最后晶片样式。在此步骤中，利用该第三光致抗蚀剂层B3所采用的蚀刻方式为金属蚀刻工艺，从而能在该第三光致抗蚀剂图案下，对包括了该第一金属层81与该第二金属层82的该金属溅镀层80进行蚀刻，以将第四氧化层67形成的该第二掩模层位于其晶片右侧区域的部分 表面加以露出，在实际操作中，因金属的过蚀刻(Over Etching)操作，常使部分第四氧化层67于工艺中被移除，所以第四氧化层67裸露区域会有些微的厚度损失，如图3 (r)所示。是故，图3(r)中所示的最后晶片样式，便为利用本发明所提出的制作方法所完成的沟槽式肖特基二极管的第二实施例。其中外围区域I所示即为防护环，而内部区域II即为元件区域(device area) 0再者，此防护环中包括P型注入区域64可有效地减少沟槽式肖特基二极管的漏电流，并且提高反向耐电压值。于本发明实施例所披露的沟槽式肖特基二极管，其反向耐电压值可到达160V。并且与已知沟槽式肖特基二极管相同的尺寸进行比较，漏电流可降低至10微安培以下。是故，本发明第二实施例的沟槽式肖特基二极管，其结构包括有半导体基板60、P型注入区域64、氧化层(其是由第一氧化层71、第三氧化层73经过各种蚀刻步骤后形成)、多晶硅结构66、第四氧化层67形成的第二掩模层以及金属溅镀层80。该半导体基板60内部具有多个沟槽结构63a、63b，其中该多个沟槽结构可区分为第一类沟槽结构63a与第二类沟槽结构63b，该第一类沟槽结构63a的开口大于该第二类沟槽结构63b ；P型注入区域64，位于该半导体基板60中该第一类沟槽结构63a的底部；氧化层，覆盖于该多个沟槽结构63a、63b的侧边与底部，且覆盖于部分的该半导体基板60的表面62a ;多个多晶硅结构66，形成于该第二类沟槽结构63b内覆盖于该氧化层上，且形成于该第一类沟槽结构63a内覆盖于侧边；第二掩模层67,覆盖于该第一类沟槽结构63a中的该多个多晶娃结构66以及该氧化层上；以及金属溅镀层，覆盖于该半导体基板60的表面62a、该第二类沟槽结构63b中的该多个多晶娃结构66、以及部分的该掩模层67。综上所述，相较于已知的沟槽式肖特基二极管结构，利用本发明所述的制作方法所完成的沟槽式肖特基二极管的结构，其晶片上位于其肖特基结面这一侧的元件区域(内部区域II)，便能有效地利用防护环(外部区域I)和外在环境作隔绝；换句话说，本发明防护环结构可使其漏电流的现象得以有效改善，并且提高反向耐电压值。如此一来，本发明所提出的沟槽式肖特基二极管及其制作方法，便能有效地解决如已知技术中所述的相关不足，进而成功地达成了本发明发展的主要目的。综上所述，虽然本发明已以优选实施例披露如上，然其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求所界定为准。
权利要求
1.一种沟槽式肖特基二极管制作方法，该方法包括下列步骤 提供半导体基板； 于该半导体基板上形成多个沟槽结构，其中该多个沟槽结构可区分为第一类沟槽结构与第二类沟槽结构，该第一类沟槽结构的开口大于该第二类沟槽结构的开口 ； 于该半导体基板中该第一类沟槽结构的底部形成多个注入区域； 于该半导体基板的表面以及该多个沟槽结构的表面上形成栅极氧化层； 于该栅极氧化层上形成多晶硅结构； 对该多晶硅结构进行蚀刻，使得该多晶硅结构覆盖于该多个沟槽结构内的该栅极氧化层上； 形成掩模层，覆盖于该第一类沟槽结构中的该多个多晶硅结构以及该栅极氧化层上；蚀刻该半导体基板，并露出未被该罩幕层覆盖的该半导体基板的表面；以及金属溅镀层，覆盖于部分的该半导体基板的表面、该第二类沟槽结构中的该多个多晶娃结构、以及部分的该掩模层。
2.如权利要求I所述的沟槽式肖特基二极管制作方法，其中该半导体基板包括高掺杂浓度的硅基板与低掺杂浓度的外延层。
3.如权利要求I所述的沟槽式肖特基二极管制作方法，其中形成该多个沟槽结构包括下列步骤 进行热氧化工艺，而于该半导体基板的表面上形成第一氧化层； 于该第一氧化层上形成第一光致抗蚀剂层，且定义该第一光致抗蚀剂层具有第一光致抗蚀剂图案； 根据该第一光致抗蚀剂图案对该第一氧化层进行蚀刻，以将该第一光致抗蚀剂图案转移至该第一氧化层；以及 以该第一氧化层为掩模，对该半导体基板进行蚀刻并形成该多个沟槽结构。
4.如权利要求I所述的沟槽式肖特基二极管制作方法，其中该多晶硅结构是以化学气相沉积工艺，并形成于该栅极氧化层上。
5.如权利要求I所述的沟槽式肖特基二极管制作方法，其中形成该多个注入区域包括下列步骤 于该多个沟槽结构内形成第二氧化层； 利用该化学气相沉积工艺形成第三氧化层，覆盖于该第一氧化层和该第二氧化层，并使得该第三氧化层填满该第二类沟槽结构； 蚀刻该第三氧化层，使得该第一类沟槽结构的该第三氧化层变薄或者消失； 进行离子注入工艺以及驱入工艺，并于该第一类沟槽结构的底部形成该多个注入区域，且该多个注入区域为多个P型注入区域；以及 蚀刻该第一氧化层、该第二氧化层与该第三氧化层。
6.如权利要求I所述的沟槽式肖特基二极管制作方法，其中形成该掩模层包括下列步骤 以该化学气相沉积工艺，而于该多晶硅结构上与该栅极氧化层上形成第四氧化层；于该第四氧化层上形成第二光致抗蚀剂层，且定义该第二光致抗蚀剂层具有第二光致抗蚀剂图案；根据该第二光致抗蚀剂图案对该第四氧化层进行接触蚀刻工艺以形成该掩模层，并将部分的该半导体基板、该第二类沟槽结构中的该多晶硅结构表面加以露出；以及除去蚀刻后的该第二光致抗蚀剂层。
7.如权利要求I所述的沟槽式肖特基二极管制作方法，其中形成该金属溅镀层包括下列步骤 于该掩模层、部分的该半导体基板、该第二类沟槽结构中的该多晶硅结构表面进行金属溅镀工艺，以形成第一金属层；以及 于该第一金属层上进行该金属溅镀工艺，以形成第二金属层，而该第一金属层与该第二金属层构成为该金属溅镀层。
8.如权利要求7所述的沟槽式肖特基二极管制作方法，其中该第一金属层以钛金属而完成，而该第二金属层为铝、硅、铜的合金。
9.如权利要求I所述的沟槽式肖特基二极管制作方法，其中该方法包括下列步骤 于该金属溅镀层上形成第三光致抗蚀剂层，且定义该第三光致抗蚀剂层具有第三光致抗蚀剂图案； 根据该第三光致抗蚀剂图案对部分的该金属溅镀层进行金属蚀刻工艺，以将该掩模层的部分表面加以露出；以及 除去蚀刻后的该第三光致抗蚀剂层。
10.一种沟槽式肖特基二极管，包括 半导体基板，其内部具有多个沟槽结构，其中该多个沟槽结构可区分为第一类沟槽结构与第二类沟槽结构，该第一类沟槽结构的开口大于该第二类沟槽结构； 多个注入区域，位于该半导体基板中该第一类沟槽结构的底部； 栅极氧化层，覆盖于该多个沟槽结构的侧边与底部，且覆盖于部分的该半导体基板的表面； 多个多晶硅结构，形成于该多个沟槽结构内覆盖于该栅极氧化层上； 掩模层，覆盖于该第一类沟槽结构中的该多个多晶硅结构以及该栅极氧化层上；以及金属溅镀层，覆盖于部分的该半导体基板的表面、该第二类沟槽结构中的该多个多晶娃结构、以及部分的该掩模层。
11.如权利要求10所述的沟槽式肖特基二极管，其中该半导体基板包括高掺杂浓度的娃基板与低掺杂浓度的外延层。
12.如权利要求10所述的沟槽式肖特基二极管，其中该多个注入区域为多个P型注入区域。
13.如权利要求10所述的沟槽式肖特基二极管，其中该金属溅镀层包括第一金属层与第二金属层，其中该第一金属层以钛金属而完成，而该第二金属层为招、娃、铜的合金。
14.一种沟槽式肖特基二极管制作方法，该方法包括下列步骤 提供半导体基板； 于该半导体基板的表面形成第一氧化层； 蚀刻该第一氧化层，形成第一掩模层； 以该掩模层为掩模，对该半导体基板进行蚀刻并形成多个沟槽结构，其中该多个沟槽结构可区分为第一类沟槽结构与第二类沟槽结构，该第一类沟槽结构的开口大于该第二类沟槽结构； 于该多个沟槽结构内形成第二氧化层； 移除该第二氧化层； 形成第三氧化层，覆盖于沟槽结构的侧壁及底部； 形成多晶硅结构覆盖于该第三氧化层与该第一氧化层； 蚀刻该多晶硅结构，使得该多晶硅结构覆盖于该第二类沟槽结构内的该第三氧化层上，且该多晶硅结构覆盖于该第一类沟槽结构内的侧壁； 蚀刻该第三氧化层，使得该第一类沟槽结构上的该第三氧化层变薄或者消失； 进行离子注入工艺以及驱入工艺，并于该第一类沟槽结构的底部形成注入区域； 形成第二掩模层，覆盖于部分的该第一氧化层、该第一类沟槽结构上； 蚀刻该半导体基板，并露出未被该第二罩幕层覆盖的该半导体基板的表面；以及金属溅镀层，覆盖于部分的该半导体基板的表面、该第二类沟槽结构中的该多个多晶娃结构、以及部分的该第二掩模层。
15.如权利要求14所述的沟槽式肖特基二极管制作方法，其中该半导体基板包括高掺杂浓度的硅基板与低掺杂浓度的外延层。
16.如权利要求14所述的沟槽式肖特基二极管制作方法，其中该多晶硅结构以化学气相沉积工艺来形成。
17.如权利要求14所述的沟槽式肖特基二极管制作方法，其中形成该注入区域为P型注入区域。
18.如权利要求14所述的沟槽式肖特基二极管制作方法，其中形成该第二掩模层包括下列步骤 以该化学气相沉积工艺，而于该多晶硅结构上与该第一氧化层上形成第四氧化层； 于该第四氧化层上形成光致抗蚀剂层，且定义该光致抗蚀剂层具有光致抗蚀剂图案；根据该光致抗蚀剂图案对该第四氧化层进行接触蚀刻工艺以形成该第二掩模层，并将部分的该半导体基板、该第二类沟槽结构中的该多晶硅结构表面加以露出；以及除去蚀刻后的该光致抗蚀剂层。
19.如权利要求14所述的沟槽式肖特基二极管制作方法，其中形成该金属溅镀层包括下列步骤 于该第二掩模层、部分的该半导体基板、该第二类沟槽结构中的该多晶硅结构表面进行金属溅镀工艺，以形成第一金属层；以及 于该第一金属层上进行该金属溅镀工艺，以形成第二金属层，而该第一金属层与该第二金属层构成为该金属溅镀层。
20.如权利要求19所述的沟槽式肖特基二极管制作方法，其中该第一金属层以钛金属而完成，而该第二金属层为铝、硅、铜的合金。
21.—种沟槽式肖特基二极管，包括 半导体基板，其内部具有多个沟槽结构，其中该多个沟槽结构可区分为第一类沟槽结构与第二类沟槽结构，该第一类沟槽结构的开口大于该第二类沟槽结构； 注入区域，位于该半导体基板中该第一类沟槽结构的底部； 氧化层，覆盖于该第二类渠结构的侧边与底部，覆盖于该第一类渠结构的侧边与部分的底部，且覆盖于部分的该半导体基板的表面； 多个多晶硅结构，形成于该第二类沟槽结构内覆盖于该氧化层上，且形成于该第一类沟槽结构内覆盖于该氧化层上； 掩模层，覆盖于该第一类沟槽结构中的该多个多晶硅结构以及该氧化层上；以及金属溅镀层，覆盖于部分的该半导体基板的表面、该第二类沟槽结构中的该多个多晶娃结构、以及部分的该掩模层。
22.如权利要求21所述的沟槽式肖特基二极管，其中该半导体基板包括高掺杂浓度的娃基板与低掺杂浓度的外延层。
23.如权利要求21所述的沟槽式肖特基二极管，其中该注入区域为P型注入区域。
24.如权利要求21所述的沟槽式肖特基二极管，其中该金属溅镀层包括第一金属层与第二金属层，其中该第一金属层以钛金属而完成，而该第二金属层为招、娃、铜的合金。
全文摘要
本发明公开一种沟槽式肖特基二极管及其制作方法。该方法包括下列步骤提供半导体基板，并形成多个沟槽结构，其中部分的沟槽结构底部有多个注入区域；形成栅极氧化层覆盖于该多个沟槽结构与该半导体基板的表面；形成多晶硅结构覆盖于该栅极氧化层；对该多晶硅结构进行蚀刻，使得该多晶硅结构覆盖于该多个沟槽结构；形成掩模层覆盖于部分的该多个沟槽结构与部分基板上的栅极氧化层，并露出部分该半导体基板的表面；于该掩模层与部分的该半导体基板表面形成金属溅镀层。
文档编号H01L29/872GK102637595SQ201110060799
公开日2012年8月15日 申请日期2011年3月14日 优先权日2011年2月15日
发明者陈自雄 申请人:陈自雄