专利名称：垂直双扩散mos管及其制造方法
技术领域：
本发明涉及半导体器件领域，尤其是功率半导体器件中的垂直双扩散MOS管及其制造方法。
背景技术：
功率MOS管是在集成电路工艺基础上发展起来的新一代电力电子开关器件，利用此类器件，可在微电子工艺基础上实现电力设备高功率、大电流的要求。功率MOS管主要包括垂直双扩散MOS管(VDMOS，vertical doublediffused M0SFET)和横向双扩散MOS管 (LDMOS, lateral double diffusedMOSFET)两种类型。其中，垂直双扩散MOS管即为垂直导电的双扩散型MOS管，与早期的MOS器件不同，它的漏极布置到与源极、栅极相反的另一表面，且作为功率器件，一般采用多元胞并联以增大通态电流。由于其独特的高输入阻抗、 低驱动功率、高开关速度、优越的频率特性、以及很好的热稳定性等特点，广泛地应用于开关电源、汽车电子、马达驱动、工业控制等领域。请参阅图1，垂直双扩散MOS管的结构包括N型衬底101，所述N型衬底101具有第一表面1011和与之相对的第二表面1012 ； 漏极110，位于所述第一表面1011 ；N型外延层102，位于所述第二表面1012 ；P阱区103，位于所述N型外延层102内，且所述P阱区103的上表面与N型外延层102上表面齐平；N+源区104，位于P阱区103表面，所述N+源区104的上表面与所述N型外延层102的上表面齐平；源极108，位于P阱区103表面，所述源极108与所述N+源区104和所述P阱区103相接触；栅极结构120，所述栅极结构120包括部分位于N型外延层102、P阱区103和N+源区104表面的栅介质层106、以及位于栅介质层106表面的栅极层105 ；侧墙107，位于栅极结构120的两侧的N型外延层102表面。在现有技术的垂直双扩散MOS管中，因N+源区104与P阱区103之间、P阱区103 与外延层102之间形成两个背靠背的PN结二极管，构成了一个寄生的NPN三极管，其导电的通道是与垂直双扩散MOS管的正常工作电流Id通道并行连接的，如不阻止这个寄生三极管的导通，则可能会出现二次击穿。公开号为CN101404^2A的中国专利申请在垂直双扩散MOS管器件在外延层与P 阱区之间引入一层掺杂层以降低导通电阻对于N沟道垂直双扩散MOS管器件而言，该掺杂层为位于P型衬底和N阱区之间的N+层；对于P沟道垂直双扩散MOS管器件而言，该掺杂层为位于N型衬底和P阱区之间的P+层。与现有技术相比，该专利申请所提供方案增大了电子流经的截面积，可获得较低的导通损耗，而且使得垂直双扩散MOS管固有体二极管的正向导通压降和反向恢复特性得到优化，在降低其正向导通压降的同时也使得反向恢复时间也有所减小。但是此种方法只降低了 N型外延层的电阻，并没有减少P阱区的电阻，寄生三极管发生二次击穿的可能性并没有减少，因而对垂直双扩散MOS管的稳定性提高有限。因此，有必要提出一种新的垂直双扩散MOS管结构，进一步提高垂直双扩散MOS管的工作稳定性。
发明内容
本发明解决的问题是提供一种减小二次击穿、提高工作稳定性的垂直双扩散MOS 管及其制造方法。为解决上述问题，发明人提出一种垂直双扩散MOS管，包括N型衬底，包括第一表面及与所述第一表面相对的第二表面；位于所述第一表面的漏极；位于所述第二表面的N型外延层； 位于所述N型外延层内的P阱区，所述P阱区的上表面与N型外延层上表面齐平；位于所述P阱区表面的P+离子层；位于所述P阱区和P+离子层表面的N+源区，所述N+源区的上表面与所述N型外延层上表面齐平；位于所述P+离子层和N+源区表面的源极，所述源极的上表面与N型外延层上表面齐平；栅极结构，所述栅极结构包括部分位于N型外延层、P阱区和N+源区表面的栅介质层、以及位于栅介质层表面的栅电极层；位于栅极结构的两侧的N型外延层表面的侧墙。可选地，所述P+离子层掺杂的浓度为IO19 102°/cm3。可选地，所述侧墙包括位于栅极结构的两侧的N型外延层表面的第一氧化物层， 位于第一氧化物层表面的氮化硅层，及位于氮化硅层表面的第二氧化物层。可选地，所述第一氧化物层的厚度为100-300埃，所述第二氧化物层的厚度为 800-1000埃，所述氮化硅层的厚度为200-1500埃。可选地，所述栅电极层包括位于栅介质层表面的多晶硅层、位于多晶硅层表面的二氧化硅层、以及位于二氧化硅层表面的栅极金属层。 本发明实施例的发明人还提供了一种垂直双扩散MOS管的制造方法，包括提供N型衬底，所述N型衬底具有第一表面和与之相对的第二表面；形成位于所述第二表面的N型外延层；在所述N型外延层内形成P阱区，所述P阱区的上表面与N型外延层上表面齐平；形成位于所述N型外延层和P阱区表面的栅极结构；在栅极结构两侧的N型外延层表面形成侧墙；在P阱区内形成N+源区，所述N+源区的上表面与所述栅极结构的底部相接触；形成位于N+源区及P阱区之间的P+离子层；形成位于所述第一表面的漏电极；形成与P+离子层和N+源区相接触的源电极。可选地，所述P+离子层的形成步骤为以所述侧墙为掩膜，使用自对准工艺对N+源区进行P+离子注入；然后进行高温推进工艺，使所述P+离子横向扩散至所述N+源区与P阱区交界处。可选地，所述P+离子注入为硼离子注入，所述硼离子注入的剂量为1E14-1E15/ cm2，能量为 20-100KeV。可选地，所述高温推进工艺的温度为900-1150摄氏度，时间为10-120分钟。可选地，所述源电极的形成步骤为以所述侧墙为掩膜刻蚀所述N+源区形成源极接触孔，在所述源极接触孔内沉积金属薄膜。与现有技术相比，本发明具有以下优点通过引入重掺杂的P+离子层，有效降低了 P阱区电阻，因寄生三极管发生二次击穿的漏偏压与P阱区电阻成反比，因而提高了寄生三极管发生二次击穿的漏偏压，有效避免了寄生三极管的二次击穿，从而保证了垂直双扩散 MOS管的工作稳定性。同时，本发明所提供的垂直双扩散MOS管形成方法，其P+离子层及源极接触孔均利用侧墙作为掩膜采用自对准工艺形成，无需额外的掩膜工艺即可获得较高性能，实现成本较低。
图1是本发明现有技术垂直双扩散MOS管剖面结构示意图。图2是本发明现有技术垂直双扩散MOS管等效电路示意图。图3是本发明垂直双扩散MOS管一个实施例的剖面结构示意图。图4是本发明提供垂直双扩散MOS管制造方法的一个实施例的流程示意图。图5 图9是本发明提供垂直双扩散MOS管制造方法的一个实施例的各步骤的剖面结构示意图。
具体实施例方式为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本实发明的具体实施方式
做详细的说明。请参阅图1，所示现有技术中垂直双扩散MOS管的基本结构，当栅极上没有外加电压时，由于漏源极之间被N+源区104和P阱区103、以及P阱区103和外延层102两个背靠背的PN结二极管隔离，不论漏源电压方向如何，漏源之间都不会存在电流。当在栅极上施加正电压时，栅极电压将在栅极下的栅介质层106中产生电场，其电力线由栅极指向半导体表面。随着栅极电压的增加，半导体表面将逐渐由耗尽而反型，并产生电子积累。使半导体表面达到强反型所加的电压就是阙值电压。当栅极电压超过阙值电压时，沟道由P型变成N+型，这个反型的沟道成为Id电流的通道，整个器件又处于导通状态。载流子就会通过导电沟道，从源极108流向漏极110，由漏极110收集形成漏电流。请参阅图2所示的垂直双扩散MOS等效电路，由前文所述，垂直双扩散MOS管中还因N+源区和P阱区、以及P阱区和外延层两个背靠背的PN结二极管的存在构成了一个寄生的NPN三极管12，其导电的可能通道是与垂直双扩散MOS管的Id通道并行连接的，寄生的 NPN三极管12的导通会引发二次击穿。二次击穿发生的漏偏压VD,SB与P阱区电阻Rpb成反比，具体地，其函数关系为VD, sb = BV/[ YbRpb] V6，其中BV为寄生三极管的击穿电压，为体偏压系数，因此适当降低P阱区电阻Rpb，有利于避免寄生的NPN三极管的二次击穿现象发生。此外，发明人进一步发现，在漏源极导通之后，MOS管的器件电阻为垂直双扩散 MOS管的导通电阻0 ds(。n))，其主要组成包括源极与源区的接触电阻、源区电阻、沟道电阻、 积累层电阻、结型场效应管电阻、N型外延层电阻、衬底电阻及衬底与漏极的接触电阻，导通电阻Rds(。n)关系到器件的驱动能力，因此总是希望其越小越好。因此，针对上述问题，发明人提出一种垂直双扩散MOS管，包括P阱区，位于P阱区表面的P+离子层，及位于P+离子层表面的N+源区。作为本发明的一个实施例，请参照图3，所述垂直双扩散MOS管包括N型衬底 201，包括第一表面2011及与所述第一表面2011相对的第二表面2012 ；漏极210，位于所述第一表面2011 ；N型外延层202，位于所述第二表面2012 ；P阱区203，位于所述N型外延层 202内，所述P阱区203的上表面与N型外延层202上表面齐平；P+离子层211，位于所述P 阱区203表面；N+源区204，位于P阱区203和P+离子层211表面，所述N+源区204的上表面与所述N型外延层202上表面齐平；源极208，位于P+离子层211和N+源区204表面，所述源极208的上表面与N型外延层202上表面齐平；栅极结构220，所述栅极结构220包括部分位于N型外延层202、P阱区203和N+源区204表面的栅介质层206、以及位于栅介质层206表面的栅电极层205 ；侧墙207，位于栅极结构220的两侧的N型外延层202表面。所述N型衬底201选用重掺杂的高阻材料做成，如硅或硅锗等。在本发明的实施例中，N型衬底201掺杂的浓度为lxl015/cm3。所述漏极210，位于N型衬底201的第一表面2011，所述漏极210的材料为金属。所述N型外延层202，在N型衬底201的第二表面2012通过沉积工艺形成，因所述 N型外延层202电阻是MOS管导通电阻的重要组成部分，同时也影响着MOS管的击穿电压， 其厚度可依据垂直双扩散MOS管的应用环境进行设定。在本发明的实施例中，所述N型外延层202厚度选为10微米，其掺杂的浓度为轻掺杂。所述P阱区203，位于所述轻掺杂的N型外延层202内，其上表面与N型外延层202 上表面齐平，通过对N型外延层202进行P型离子注入形成，作为本发明的一个实施例，所述P型离子可以是硼离子，注入的剂量为lEll-lE12/cm2，能量为120KeV-180KeV。所述P+离子层211，位于所述P阱区203表面，用以提高垂直双扩散MOS管的工作稳定性，降低垂直双扩散MOS管的导通电阻。所述P+离子层211的制造步骤为采用以侧墙207为掩膜的自对准工艺，注入高浓度的硼离子到P阱区203内形成重掺杂的所述P+离子层211。在本发明的实施例中，P+离子注入的为硼离子，所述硼离子注入的剂量范围为 lE14-lE15/cm2，能量范围为20_100KeV。所述P+离子层211掺杂的浓度为IO19 102°/cm3。 由于所述P+离子层211为重掺杂，所述P+离子层211中的硼离子具有较高的浓度，所述P+ 离子层211具有较高的电导，因而P阱区203电阻降低，并且所述寄生的NPN三极管发生二次击穿的漏偏压与P阱区203电阻成反比。因此，在所述P阱区203和N+源区204之间增加所述P+离子层211，提高了寄生的NPN三极管发生二次击穿的漏偏压，提高了垂直双扩散 MOS管的工作稳定性。同时，所述P+离子层211的存在相当于为N+源区204并联了一个低电阻区域，降低了源区电阻，对降低垂直双扩散MOS管导通电阻也有一定帮助。所述N+源区204，位于所述P阱区203和P+离子层211表面，通过对N型外延层 202注入重掺杂N型离子形成。在本发明的实施例中，其通过浓磷注入形成。所述源极208位于P+离子层211和N+源区204表面，所述源极208的上表面与N 型外延层202上表面齐平，通过进行金属沉积形成。所述栅极结构220，包括部分位于N型外延层202、P阱区203和N+源区204表面的栅介质层206、以及位于栅介质层206表面的栅电极层205。其中，所述栅介质层206，其组成可由氮化硅或其他绝缘氧化物的一种或多种组成；栅电极层205由多晶硅层2051、二氧化硅层2052及栅极金属层2053构成；二氧化硅层2052选用正硅酸乙酯作为原料在多晶硅层2051表面进行沉积，与氧气反应生成二氧化硅，用以在后续加工过程中保护多晶硅层 2051。所述侧墙207，用以隔离源极208及栅极，并保护栅极。在本发明的实施例中，所述侧墙207包括位于栅极结构220的两侧的N型外延层202表面的第一氧化物层，位于第一氧化物层表面的氮化硅层，及位于氮化硅层表面的第二氧化物层，第一氧化物层的厚度为 100-300埃，所述第二氧化物厚度为800-1000埃，所述氮化硅层的厚度为200-1500埃。请参阅图4，本发明的实施例还提供了一种垂直双扩散MOS管的制造方法，包括步骤S201，提供N型衬底，所述N型衬底具有第一表面和与之相对的第二表面；步骤S202，形成位于所述第二表面的N型外延层；步骤S203，在所述N型外延层内形成P阱区，所述P阱区的上表面与N型外延层上表面齐平；形成位于所述N型外延层和P阱区表面的栅极结构；步骤S204，在P阱区内形成N+源区，所述N+源区的上表面与所述栅极结构的底部相接触；步骤S205，在栅极结构两侧的N型外延层表面形成侧墙；步骤S206，形成位于N+源区及P阱区之间的P+离子层；步骤S207，形成位于所述第一表面的漏电极；形成与P+离子层和N+源区相接触的源电极。为便于更好的理解本发明的实施例，结合附图对本发明实施例的垂直双扩散MOS 管的制造方法进行详细说明。执行步骤S201，请参阅图5，提供N型衬底201，所述N型衬底201具有第一表面 2011和与之相对的第二表面2012。所述N型衬底201选用重掺杂的高阻材料，如硅或硅锗等，其掺杂的浓度为重掺杂型。作为本发明的一个实施例，N型衬底掺杂的浓度为lX1015/cm3。执行步骤S202，请继续参阅图5，形成位于所述第二表面2012的N型外延层202。由于所述N型外延层202的电阻是MOS管导通电阻的重要组成部分，同时也影响着MOS管的击穿电压，其厚度可依据垂直双扩散MOS管的应用环境进行具体设定。作为本发明的一个实施例，所述N型外延层202的厚度选择为10微米，其掺杂的浓度为轻掺杂。所述N型外延层202可通过在N型衬底上的第二表面2012使用沉积工艺的方式形成。作为一种本领域技术人员公知技术，其具体实现方式可参照现有技术中N型外延层的沉积工艺进行，在此不予赘述。执行步骤S203，请参阅图6，在所述N型外延层202内形成P阱区203，所述P阱区 203的上表面与N型外延层202上表面齐平；形成位于所述N型外延层202和P阱区203表面的栅极结构220。所述P阱区203位于所述轻掺杂的N型外延层202内，其上表面与N型外延层202 上表面齐平，通过对N型外延层202进行P离子注入形成，其形成时间可依据采用工艺不同而异。在本发明的实施例中，所述P阱区203可在N型外延层202形成之后，栅极结构220 形成之前进行离子注入的方式形成，所述P离子可以是硼离子，注入的剂量为1E11-1E12/cm2，能量为 120KeV-180KeV ；在本发明的其他实施例中，所述P阱区203也可在后续形成栅极结构220之后或者形成侧墙之后，通过以栅极结构220或者侧墙为掩膜的自对准工艺进行离子注入的方式形成，所述P离子可以是硼离子，注入的剂量为lEll-lE12/cm2，能量为120KeV-180KeV。所述栅极结构220包括位于N型外延层202、P阱区203和N+源区204表面的栅介质层206，以及覆盖所述栅介质层206的栅电极层205。所述栅介质层206位于所述N型外延层202和P阱区203表面，所述栅介质层206 可由氮化硅或其他绝缘氧化物的一种或多种组成，用于隔离N+源区204、P阱区203和栅电极层205。作为本发明的一个实施例，栅介质层206选择由氮化硅组成。所述栅电极层205用于形成栅极，在本发明的实施例中，所述栅电极层205包括位于栅介质层206表面的多晶硅层2051、位于多晶硅层2051表面的二氧化硅层2052、以及位于二氧化硅层2052表面的栅极金属层2053。在本发明的实施例中，所述栅极结构220的形成方法具体为形成覆盖在N型外延层202表面的氮化硅薄膜，然后形成覆盖所述氮化硅薄膜的多晶硅薄膜，之后再形成覆盖所述多晶硅薄膜的二氧化硅薄膜，再形成覆盖所述二氧化硅薄膜的栅极金属薄膜；在所述栅极金属薄膜表面形成光刻胶层，所述光刻胶层的位置与即将形成的栅极结构220的位置相对应；以所述光刻胶层为掩膜，依次刻蚀所述栅极金属薄膜、二氧化硅薄膜、多晶硅薄膜和氮化硅薄膜，暴露出N型外延层202，形成栅极结构220。所述二氧化硅层2052选用正硅酸乙酯作为原料采用TEOS工艺沉积而成，用于在后续刻蚀、离子注入等工艺过程中保护多晶硅层2051 ；所述栅介质层206、多晶硅层2051和栅极金属层2053均可采用沉积工艺形成，例如物理或化学气相沉积工艺。由于沉积工艺为本领域的技术人员所熟知，在此不再赘述。执行步骤S204，请参阅图7，在P阱区203内形成N+源区204，所述N+源区204的上表面与所述栅极结构220的底部相接触。所述N+源区204的形成方法为以所述栅极结构220为掩膜，通过离子注入的方式，注入浓磷到P阱区203内形成N+源区204，其注入的剂量是lE14-3E15/cm2，注入能量是 30-60Kev。所述N+源区204位于所述P阱区203内，上表面与P阱区203上表面齐平，所述N+源区204的上表面与所述栅极结构220的底部相接触。需要说明的是，在本发明的其他实施例中，所述N+源区204的形成方法也可以为 在后续形成侧墙以后，以所述侧墙为掩膜，对P阱区进行离子注入形成所述N+源区。本领域技术人员知道通过调整离子注入的参数来控制N+源区204在P阱区203内的位置。执行步骤S205，请继续参阅图7，在栅极结构220两侧的N型外延层202表面形成侧墙207。在栅极结构220的两侧形成侧墙207，用以隔离源极208及栅电极层205，并用以保护栅极(未表示)。在本发明的实施例中，所述侧墙207包括第一氧化物层、位于所述第一氧化物层表面的氮化硅层，位于所述氮化硅层表面的第二氧化物层。其中，第一氧化物层的厚度为100 300埃，所述第二氧化物厚度为800 1000埃，所述氮化硅层的厚度为 200 1500 埃。在本发明的实施例中，所述侧墙207的形成方法具体为在所述N型外延层202表面依次沉积一层第一氧化物薄膜、一层覆盖所述第一氧化物薄膜的氮化硅薄膜和覆盖所述氮化硅薄膜的第二氧化物薄膜；采用刻蚀工艺依次去除部分第二氧化物薄膜、氮化硅薄膜和第一氧化物薄膜，形成位于栅极结构220两侧的侧墙207。执行步骤S206，请参阅图8，形成位于N+源区204及P阱区203之间的P+离子层 211。所述P+离子层211的形成方法为以侧墙207为掩膜，使用自对准工艺对N+源区 204进行P+离子注入；然后进行高温推进工艺，使所述P+离子横向扩散至所述N+源区204 与P阱区203的交界处。在本发明的实施例中，P+离子注入的为硼离子，所述硼离子注入的剂量为 lE14-lE15/cm2,能量为20_100KeV。所述P+离子层211掺杂的浓度为IO19 IO2Vcm30因使用侧墙207作为P+离子注入的掩膜以自对准工艺实现，无需额外的掩膜工艺进行离子注入，因而降低了实现成本。在本发明的实施例中，高温推进工艺的温度为900-1150摄氏度， 时间为10-120分钟。执行步骤S207，请参阅图9，形成位于所述第一表面2011的漏电极210 ；形成与P+ 离子层211和N+源区204相接触的源电极208。所述漏电极210的形成步骤为刻蚀所述N型衬底201的第一表面2011，形成漏极接触孔，然后采用沉积工艺，沉积金属薄膜形成所述漏电极210。所述源电极208的形成步骤为以所述侧墙207为掩膜刻蚀所述N+源区204形成源极接触孔(未标示)，在所述源极接触孔内沉积金属薄膜，形成源电极208。通过引入掺杂的P+离子层，有效降低了 P阱区电阻，因寄生三极管发生二次击穿的漏偏压与P阱区电阻成反比，因而提高了寄生三极管发生二次击穿的漏偏压，有效避免了寄生三极管的二次击穿，从而保证了垂直双扩散MOS管的工作稳定性。本发明实施例所提供的垂直双扩散MOS管形成方法，其P+离子层及源极接触孔均利用以侧墙为掩膜的自对准工艺形成，无需额外的掩膜工艺即可获得较高性能，栅极与N+源区之间的重叠区也容易控制，有利于降低栅源间电容。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
权利要求
1.一种垂直双扩散MOS管，包括N型衬底，包括第一表面及与所述第一表面相对的第二表面；位于所述第一表面的漏极；位于所述第二表面的N型外延层；位于所述N型外延层内的P阱区，所述P阱区的上表面与N型外延层上表面齐平；其特征在于，还包括位于所述P阱区表面的P+离子层；位于所述P阱区和P+离子层表面的N+源区，所述N+源区的上表面与所述N型外延层上表面齐平；位于所述P+离子层和N+源区表面的源极，所述源极的上表面与N型外延层上表面齐平；栅极结构，所述栅极结构包括部分位于N型外延层、P阱区和N+源区表面的栅介质层、 以及位于栅介质层表面的栅电极层；位于栅极结构的两侧的N型外延层表面的侧墙。
2.如权利要求1所述的垂直双扩散MOS管，其特征在于，所述P+离子层掺杂的浓度为 IO19 102Q/cm3。
3.如权利要求1所述的垂直双扩散MOS管，其特征在于，所述侧墙包括位于栅极结构的两侧的N型外延层表面的第一氧化物层，位于第一氧化物层表面的氮化硅层，及位于氮化硅层表面的第二氧化物层。
4.如权利要求3所述的垂直双扩散MOS管，其特征在于，所述第一氧化物层的厚度为 100-300埃，所述第二氧化物层的厚度为800-1000埃，所述氮化硅层的厚度为200-1500埃。
5.如权利要求1所述的垂直双扩散MOS管，其特征在于，所述栅电极层包括位于栅介质层表面的多晶硅层、位于多晶硅层表面的二氧化硅层、以及位于二氧化硅层表面的栅极金属层。
6.一种如权利要求1至5中任一项所述垂直双扩散MOS管的制造方法，包括 提供N型衬底，所述N型衬底具有第一表面和与之相对的第二表面；形成位于所述第二表面的N型外延层；在所述N型外延层内形成P阱区，所述P阱区的上表面与N型外延层上表面齐平； 其特征在于，还包括形成位于所述N型外延层和P阱区表面的栅极结构； 在栅极结构两侧的N型外延层表面形成侧墙；在P阱区内形成N+源区，所述N+源区的上表面与所述栅极结构的底部相接触； 形成位于N+源区及P阱区之间的P+离子层；形成位于所述第一表面的漏电极；形成与P+离子层和N+源区相接触的源电极。
7.根据权利要求6所述的垂直双扩散MOS管的制造方法，其特征在于，所述P+离子层的形成步骤为以所述侧墙为掩膜，使用自对准工艺对N+源区进行P+离子注入；然后进行高温推进工艺，使所述P+离子横向扩散至所述N+源区与P阱区交界处。
8.根据权利要求7所述的垂直双扩散MOS管的制造方法，其特征在于，所述P+离子注入为硼离子注入，所述硼离子注入的剂量为lE14-lE15/cm2，能量为20_100KeV。
9.根据权利要求7所述的垂直双扩散MOS管的制造方法，其特征在于，所述高温推进工艺的温度为900-1150摄氏度，时间为10-120分钟。
10.根据权利要求5所述的垂直双扩散MOS管的制造方法，其特征在于，所述源电极的形成步骤为以所述侧墙为掩膜刻蚀所述N+源区形成源极接触孔，在所述源极接触孔内沉积金属薄膜。
全文摘要
本发明提出一种垂直双扩散MOS管，包括P阱区，位于P阱区表面的P+离子层，及位于P+离子层表面的N+源区。本发明同时还提供制造所述垂直双扩散MOS管的方法，包括在N+源区进行离子注入以在P阱区表面形成P+离子层的步骤。本发明所提供方案可以有效降低P阱区电阻，从而降低MOS管寄生三极管的P型基区电阻，保证垂直双扩散MOS管的工作稳定性，同时其形成方法工艺简单，无需额外的掩膜工艺，实现成本较低。
文档编号H01L29/78GK102184958SQ201110102998
公开日2011年9月14日 申请日期2011年4月22日 优先权日2011年4月22日
发明者克里丝, 邵丽 申请人:上海宏力半导体制造有限公司