共形掺杂的半导体器件及其制造方法
【技术领域】
[0001]本发明涉及半导体领域，尤其涉及共形掺杂的半导体器件及其制造方法。
【背景技术】
[0002]诸如MUGFET晶体管(多栅极场效应晶体管)的晶体管包括源极区域、漏极区域、栅极和位于源极区域和漏极区域之间的沟道区域。MUGFET通常在单个器件中包括一个以上的栅极。在一些MUGFET中，多个栅极受到单个栅电极的控制，其中，多个栅极表面作为单个栅极电力地起作用或者通过独立栅电极起作用。栅极控制沟道区域来操作晶体管。栅极围绕着沟道区域的一个或多个表面形成，其提高了栅极对沟道区域的控制。
【发明内容】
[0003]根据本发明的第一方面，本发明提供一种半导体结构，包括:
[0004]第一半导体器件，所述第一半导体器件包括:
[0005]第一有源区域，所述第一有源区域包括:
[0006]第一掺杂区域；以及
[0007]位于所述第一掺杂区域的上方的第二掺杂区域，所述第二掺杂区域包括:
[0008]第一底部，所述第一底部具有第一底部内表面、第一底部外表面、第一底部高度和第一底部宽度；以及
[0009]邻近所述第一底部的第一侧壁，所述第一侧壁具有第一侧壁内表面、第一侧壁外表面、第一侧壁宽度和第一侧壁高度，所述第一侧壁高度大于所述第一底部高度。
[0010]优选地，所述第一底部或所述第一侧壁中的至少一个包括掺杂剂梯度，所述掺杂剂梯度包括:
[0011]第一掺杂剂浓度，所述第一掺杂剂浓度接近所述第一底部内表面或所述第一侧壁内表面中的至少一个；以及
[0012]第二掺杂剂浓度，所述第二掺杂剂浓度接近所述第一底部外表面或所述第一侧壁外表面中的至少一个，所述第二掺杂剂浓度小于所述第一掺杂剂浓度。
[0013]优选地，所述第一掺杂剂浓度约为7e21/cm3至约9e 21/cm3。
[0014]优选地，所述第二掺杂剂浓度约为Ie2Vcm3至约6e21/cm3。
[0015]优选地，所述第一底部高度或所述第一侧壁宽度中的至少一个为约1nm至约20nmo
[0016]优选地，所述的半导体结构包括:位于所述第二掺杂区域的上方的金属层。
[0017]优选地，所述金属层包括硅化物。
[0018]优选地，所述的半导体结构包括:
[0019]位于所述第一有源区域的上方的层间介电(ILD)层；
[0020]位于所述ILD层的上方的氧化层；以及
[0021]接触件，延伸穿过所述氧化层或所述ILD层中的至少一个并接触所述第一有源区域。
[0022]优选地，所述的半导体结构，包括:
[0023]栅极结构，所述第一有源区域布置在所述栅极结构的第一侧上；以及
[0024]布置在所述栅极结构的第二侧上的第二有源区域，所述第二有源区域
[0025]包括:
[0026]第三掺杂区域；以及
[0027]位于所述第三掺杂区域的上方的第四掺杂区域，所述第四掺杂区域包括:
[0028]第二底部，所述第二底部具有第二底部内表面、第二底部外表面、第二底部高度和第二底部宽度；以及
[0029]邻近所述第二底部的第三侧壁，所述第三侧壁具有第三侧壁内表面、第三侧壁外表面、第三侧壁宽度和第三侧壁高度，且所述第三侧壁高度大于所述第二底部高度。
[0030]优选地，所述第二掺杂区域或所述第四掺杂区域中的至少一个为凹形。
[0031]优选地，所述的半导体结构包括:
[0032]第二半导体器件，所述第二半导体器件包括:
[0033]第三有源区域，所述第三有源区域包括:
[0034]第五掺杂区域；以及
[0035]位于所述第五掺杂区域的上方的第六掺杂区域，所述第六掺杂区域包括:
[0036]第三底部，所述第三底部具有第三底部内表面、第三底部外表面、第三底部高度和第三底部宽度；以及
[0037]邻近所述第三底部的第五侧壁，所述第五侧壁具有第五侧壁内表面、第五侧壁外表面、第五侧壁宽度和第五侧壁高度，所述第五侧壁高度大于所述第三底部高度。
[0038]优选地，所述第一半导体器件具有第一导电型，且所述第二半导体器件具有与所述第一导电型不同的第二导电型。
[0039]优选地，所述第一半导体器件为MUGFET。
[0040]根据本发明的第二方面，本发明提供一种半导体器件，包括:
[0041]栅极结构；
[0042]布置在所述栅极结构的第一侧上的第一有源区域，所述第一有源区域包括:
[0043]第一掺杂区域；以及
[0044]位于所述第一掺杂区域的上方的第二掺杂区域，所述第二掺杂区域包括:
[0045]第一底部，所述第一底部具有第一底部内表面、第一底部外表面、第一底部高度和第一底部宽度；以及
[0046]邻近所述第一底部的第一侧壁，所述第一侧壁具有第一侧壁内表面、第一侧壁外表面、第一侧壁宽度和第一侧壁高度，所述第一侧壁高度大于所述第一底部高度；以及
[0047]布置在所述栅极结构的第二侧上第二有源区域，所述第二有源区域包括:
[0048]第三掺杂区域；以及
[0049]位于所述第三掺杂区域的上方的第四掺杂区域，所述第四掺杂区域包括:
[0050]第二底部，所述第二底部具有第二底部内表面、第二底部外表面、第二底部高度和第二底部宽度；以及
[0051]邻近所述第二底部的第三侧壁，所述第三侧壁具有第三侧壁内表面、第三侧壁外表面、第三侧壁宽度和第三侧壁高度，所述第三侧壁高度大于所述第二底部高度；以及
[0052]金属层，所述金属层位于所述第二掺杂区域或所述第四掺杂区域中的至少一个的上方。
[0053]根据本发明的第三方面，本发明提供一种形成半导体器件的方法，包括:
[0054]形成第一有源区域，包括:
[0055]在衬底中形成初始第一掺杂区域；
[0056]在所述第一掺杂区域中形成具有第一形状的开孔；
[0057]在所述初始第一掺杂区域的上方形成初始第二掺杂区域，所述初始第二掺杂区域具有由所述开孔的所述第一形状限定的第一内表面；以及
[0058]执行退火以由所述初始第一掺杂区域形成第一掺杂区域并由所述初始第二掺杂区域形成第二掺杂区域，所述第二掺杂区域具有所述第一内表面。
[0059]优选地，根据本发明的第三方面的所述的方法包括:在所述第二掺杂区域的上方形成金属层。
[0060]优选地，所述第一有源区域布置在栅极结构的第一侧上，根据本发明的第三方面的所述的方法包括:在所述栅极结构的第二侧上形成第二有源区域。
[0061]优选地，根据本发明的第三方面的所述的方法包括:形成具有第三有源区域的第二半导体器件，所述第二半导体器件具有的导电型不同于所述第一半导体器件的导电型。
[0062]优选地，所述形成初始第二掺杂区域包括:执行等离子掺杂或单层掺杂中的至少一种。
[0063]优选地，所述执行退火包括:执行快速热退火(RTA)、动态尖峰退火(DSA)、激光尖峰退火(LSA)或超辅助二次退火(uSSA)中的至少一种。
【附图说明】
[0064]图1为根据一些实施例示出用于制造半导体器件的方法的流程图。
[0065]图2为根据一些实施例处于制造期间的半导体器件的截面图。
[0066]图3为根据一些实施例处于制造期间的半导体器件的截面图。
[0067]图4a为根据一些实施例处于制造期间的半导体器件的截面图。
[0068]图4b为根据一些实施例处于制造期间的半导体器件的截面图。
[0069]图5为根据一些实施例处于制造期间的半导体器件的截面图。
[0070]图6为根据一些实施例处于制造期间的半导体器件的截面图。
[0071]图7为根据一些实施例处于制造期间的半导体器件的截面图。
[0072]图8为根据一些实施例处于制造期间的半导体器件的截面图。
[0073]图9为根据一些实施例处于制造期间的半导体器件的截面图。
[0074]图10为根据一些实施例的半导体结构的截面图。
[0075]图11为根据一些实施例处于制造期间的半导体器件的截面图。
【具体实施方式】
[0076]现在参照附图描述所要保护的主题，其中，相同参考标号通常自始至终被用以表示相似元件。在后续描述中，出于说明的目的，列举了多处具体细节以便理解所要求保