专利名称：带有增强型源极-金属接头的屏蔽栅极沟槽金属氧化物半导体场效应管的制作方法
技术领域：
本发明涉及ー种带有增强型源极-金属接头的屏蔽栅极沟槽金属氧化物半导体场效应管。
背景技术：
当今的许多电子电路设计对于开关性能以及导通状态电阻等器件性能參数，具有严格的要求。功率MOS器件就经常用于这种电路。屏蔽栅极沟槽金属氧化物半导体场效应晶体管(MOSFET)是ー种功率MOS器件，具有良好的高频开关性能以及很低的导通状态电阻。屏蔽栅极MOSFET现有的制备技术非常复杂而且昂贵，在处理过程中通常需要使用六个或六个以上的掩膜。现有的技术也有很高的不良率。制成的器件通常具有很高的接触电阻，暂态特性极不稳定。
发明内容
本申请是于2009年8月14日存档的题为《屏蔽栅极沟槽MOSFET器件及其制备》，共同待决的美国专利申请号12/583，192的部分连续申请案，特此引用，以作參考。本发明提供了一种带有增强型源扱-金属接头的屏蔽栅极沟槽金属氧化物半导体场效应管，适用于较大的源扱-金属接触区以及较低的接触电阻，更加可靠，具有更稳定的瞬态响应。为实现上述目的，本发明提供了ー种形成在具有衬底顶面的半导体衬底上的半导体器件，其特点是，其包含—个从衬底顶面延伸到半导体衬底中的栅极沟槽；—个在栅极沟槽中的栅极电极；ー个沉积在栅极电极上方的栅极顶部电介质材料；一个在栅极沟槽附近的本体区；一个嵌在本体区中的源极区，至少一部分源极区延伸到栅极顶部电介质材料上方；ー个使源极区和本体区之间接触的接触沟槽；以及，一个沉积在至少一部分栅极沟槽开ロ、至少一部分源极区以及至少一部分接触沟槽上方的金属层。其中金属层覆盖了栅极电极上方的栅极顶部电介质材料，并且接触栅极顶部电介质材料对面的源极区的侧壁。其还包含ー个形成在栅极沟槽内的屏蔽电极，其中栅极电极和屏蔽电极被电极间电介质材料分开。其中源极区具有ー个基本垂直的表面，至少一部分基本垂直的表面与金属层直接接触。
其中栅极沟槽具有一个至少部分弯曲的沟槽侧壁。其中源极区至少一部分的表面符合沟槽侧壁的弯曲部分。其中金属层在多个边缘上与源极区相接触。
其中在接触沟槽对面的源极区的一个边缘上，以及栅极顶部电介质材料对面的源极区的一个边缘上，金属层与源极区相接触。其中栅极顶部电介质材料的顶面，在源极区的顶部下方凹陷。其中用导电插头至少部分填充接触沟槽。一种用于制备半导体器件的方法，其特点是，该方法包含制备ー个栅极沟槽；在栅极沟槽内制备ー个栅极电极；在栅极电极顶部上方制备ー个栅极顶部电介质材料；制备ー个本体区和一个源极区；制备ー个接触沟槽；回刻栅极顶部电介质材料，使至少一部分的源极区延伸到栅极顶部电介质材料上方；在至少一部分栅极沟槽开ロ、至少一部分源极区以及至少一部分接触沟槽的上方沉积ー个金属层。该方法还包含在制备栅极电极之前，先在栅极沟槽中制备ー个屏蔽电极。 该方法还包含在屏蔽电极和栅极电极之间，制备ー个电极间电介质。其中回刻栅极顶部电介质材料，并沉积金属层，使金属层覆盖栅极电极上方的栅极顶部电介质材料，并且接触栅极顶部电介质材料对面的源极区的ー个侧壁。其中栅极顶部电介质材料在衬底顶面下方凹陷。其中源极区具有ー个基本垂直的表面，至少一部分基本垂直的表面与金属层直接接触。其中栅极沟槽具有一个至少部分弯曲的沟槽侧壁。其中源极区至少一部分的表面符合沟槽侧壁的弯曲部分。其中金属层在多个边缘上与源极区相接触。其中在接触沟槽对面的源极区的一个边缘上，以及栅极顶部电介质材料对面的源极区的一个边缘上，金属层与源极区相接触。该方法还包含至少部分在接触沟槽内，沉积ー个导电插头。其中金属层构成一个至少部分在接触沟槽内的导电插头。本发明带有增强型源极-金属接头的屏蔽栅极沟槽金属氧化物半导体场效应管和现有技术相比，其优点在于，本发明适用于较大的源扱-金属接触区以及较低的接触电阻，更加可靠，具有更稳定的瞬态响应。
以下详细说明及其附图阐述了本发明的各种实施例。图I所示的流程图表示屏蔽栅极MOSFET制备エ艺的实施例。图2-26C所示的进程图表示器件制备エ艺的实施例。
具体实施例方式本发明可以各种不同的方式实现，包含エ艺；装置；系统；物质成分。在一些实施例中，本发明可以通过嵌在可读的存储介质和/或处理器中的计算机程序来控制，例如配置处理器，以执行存储在和/或耦合到处理器上的内存中的命令。在本说明中，这些工具，或本发明可以采用的其他任何形式，都称为技木。一般来说，所属エ艺步骤的顺序可以在本发明的范围内变动。除非特别声明，否则上述用于执行任务的处理器或内存等元件，可以作为ー种通用元件，在某一时刻执行任务时临时配置，或者是作为一种专用元件，专为执行任务而制备。此处所用的名词“处理器”指的是ー个或多个器件、电路和/或用于处理数据(例如计算机程序指令)的处理内核。通过以下附图表示了本发明的原理，以及本发明的一个或多个实施例的详细说明。所述的本发明与这些实施例有夫，但本发明并不局限于任ー实施例。本发明的范围仅 由权利要求书所决定，并且本发明含有各种变化、修正和等效内容。在以下说明中所提到的各种具体细节，是为了全面理解本发明。这些细节只用于举例说明，无需某些或全部的具体细节，就可以依据权利要求书实施本发明。为清晰起见，关于本发明的技术领域中已知的技术材料并没有详细说明，以免产生不必要的误解。提出了屏蔽栅极MOSFET器件和制备エ艺的实施例。制备エ艺利用氮化物垫片，采用自对准的接触系统。制成的屏蔽栅极MOSFET器件具有凹陷的栅极电介质，适用于较大的源扱-金属接触区以及较低的接触电阻。这种器件更加可靠，具有更稳定的瞬态响应。图I所示的流程图，表示屏蔽栅极MOSFET制备エ艺的实施例。在102处，ー个或多个栅极接触开ロ至少部分形成在半导体衬底上。在104处，氮化物垫片形成在栅极沟槽开ロ内部。可以刻蚀栅极沟槽，使其自对准到氮化物垫片。在后续的处理过程中，垫片防止衬底被刻蚀，形成自对准的接触沟槽。在106处，屏蔽电极和栅极电极形成在沟槽内。电介质材料填充了至少一部分的沟槽，并将屏蔽电极和栅极电极分开。屏蔽电极保护栅极电极不受高压的影响。在108处，在衬底中植入用于制备本体和源极区的掺杂物。在110处，以自对准的方式形成接触沟槽，无需任何额外的掩膜。在112处，导电插头沉积在接触沟槽内。在114处，回刻栅极沟槽中的电介质材料，使至少一部分的源极区延伸到电介质材料上方。在116处，金属层沉积在至少一部分栅极沟槽开ロ、至少一部分源极区以及至少一部分接触沟槽上方。金属层在源极和栅极金属中形成图案。在一些实施例中，源极金属可以含有一个顶部金属层以及ー个或多个接触沟槽插头，在多重边缘上与源极区接触，从而降低接触电阻，使器件更加可靠。图2-26所示的エ艺图，表示器件制备エ艺的实施例。在以下讨论中，举例说明用的是N型器件。也可以利用类似的エ艺制备P型器件。图2-5表示制备栅极沟槽的初始步骤。在图2中，利用N型衬底602作为器件的漏极。在本例中，N型衬底是ー种N+硅晶圆，N-外延层生长在晶圆表面上。在一些实施例中，外延层的掺杂浓度约为3E16-1E17掺杂物/cm3,厚度为2_4um,衬底电阻率为O. 5_3mohm*cm。硅氧化层604通过沉积或热氧化，形成在衬底上。氮化层606沉积在硅氧化层上方。在一些实施例中，硅氧化层的厚度约为500 1500人，氮化层的厚度约为1500A。
然后，在氮化层上方使用一个光致抗蚀剂(PR)层，并利用第一掩膜(也称为沟槽掩膜)形成图案。在以下讨论中，为便于说明，假设使用的是正PR，从而保留未裸露的区域，除去裸露的区域。也可以使用负PR，只需相应地修改一下掩膜即可。掩膜限定了有源栅沟槽。掩膜也可以限定其他沟槽，例如源极多晶硅吸引沟槽以及栅极滑道/截止沟槽，这些沟槽在本图中没有表示出。在某些实施例中，有源沟槽的宽度约为O. 6um。可以使用临界尺寸为O. 35um等低档的掩膜制备器件，从而降低所需掩膜的成本。在图3中，残留的PR层701限定了有源栅极沟槽开ロ 702。在一些实施例中，可以制备源极多晶硅吸引沟槽和栅极滑道/截止沟槽等额外的沟槽，但本图中没有表示出。然后，利用硬掩膜(HM)刻蚀，刻蚀掉氮化层和硅氧化层的裸露部分。刻蚀终止在硅表面上。然后除去剰余的PR。在图4中，在裸露的区域中形成沟槽开ロ，同时通过剰余的氮化物-氧化物部分，形成硬掩膜。
紧接着进行沟槽刻蚀，在沟槽开ロ中刻蚀到半导体材料602中。根据刻蚀方法，沟槽侧壁基本上可以是直的(如图5A所示)或弯的(如图5B所示)。在一些实施例中，沟槽的目标深度约为O. 3um O. 5um。在沟槽开口中，沉积或热生长一个很薄的氧化层，布满沟槽底部和沟槽侧壁。在一些实施例中，氧化层的厚度约为200人。氧化层一旦形成，就可以沉积ー个额外的氮化层900。在氮化物下面仅仅需要一个很薄的氧化层，因此在图中没有分别表示出。在ー些实施例中，额外的氮化层厚度约为1500人-2200 A。在一些实施例中，氮化层的厚度约为1500人。如图6所示，氮化层900布满沟槽，并且覆盖了其余的裸露区域。如图7所示，全面的各向异性回刻后，1000等氮化物垫片会沿沟槽的侧壁形成。初始的氮化层606部分也保留下来。然后，除去沟槽开ロ底部中裸露的内衬氧化层，利用全面的硅刻蚀エ艺，进一歩加深图8中氮化物垫片之间的沟槽。根据器件的用途，所制成的沟槽深度大约在I. 5um
2.5um，沟槽侧壁的倾斜角约为87° 88。。氮化物垫片使自对准的刻蚀エ艺不需要多余的对准掩膜等额外的对准步骤，从而实现了沟槽的倾斜刻蚀。沟槽的深度范围从几百埃至几微米。利用250A 500A的圆孔(R/H)刻蚀，使沟槽的拐角更加圆滑，以避免因鋭角造成的高电场。在图9中，沉积或热生长ー个或多个氧化层。在一些实施例中，可以选择生长ー个大约500人的牺牲氧化层，并除去，以改善硅表面。作为示例，可以在沟槽中生长ー个大约250 A的氧化层，然后沉积ー层大约900 A的高温氧化物(HTO)。如图10所示，沉积多晶硅。在一些实施例中，多晶硅的厚度约为12000ん比器件中最宽沟槽(没有表示出最宽的沟槽)的宽度的一半还要大。因此，侧壁上的多晶硅层结合在一起，完全填满了沟槽。这层多晶硅有时称为源极多晶硅、屏蔽多晶硅或多晶硅I。然后如图11所示，利用干刻蚀，回刻源极多晶硅。在本例中，在有源栅极沟槽中，剩余的多晶硅厚度约为6000 A。然后，沉积高密度等离子(HDP)氧化物1506并致密化。在一些实施例中，致密化要在大约1150°C的温度下持续进行大约30秒钟。如图12所示，氧化层1506的厚度大于有源沟槽宽度的一半(在一些实施例中，氧化层的厚度约为2000人 4000 A )，从而完全填充了有源沟槽。
进行氧化物化学机械抛光(CMP)。如图13所示，利用CMPエ艺抛光氧化物，直到氧化物的顶面与氮化物表面相平为止，以此作为刻蚀的終点。图14表示添加另ー个氧化层。在一些实施例中，氧化层的厚度约为1000A 2000人。该氧化层的厚度可以控制第二掩膜下湿刻蚀切ロ的角度。该氧化物薄膜也保护器件所有的非有源区中的氮化物。受保护的氮化物可稍后进行Si的无掩膜全面刻蚀。在一些实施例中，在结构的表面上旋涂ー层光致抗蚀剂，并利用第二掩膜(也称为多晶硅覆盖掩膜)形成PR图案。被PR覆盖的区域(例如截止沟槽，在图中没有表示出)不受氧化物湿刻蚀的影响。在所示的实施例中，没有被PR覆盖的有源沟槽区域易受氧化物湿刻蚀的影响。然后，进行湿刻蚀。湿刻蚀的结果表示在图15中。未被PR覆盖的区域中的氧化物被除去了，使剩余的氧化物处于所需的高度上。多晶硅上方的氧化层，例如氧化层1908，称为多晶硅间电介质(iro)，其范围可以从几百埃至几千埃。在一些实施例中，形成的是不对称的氧化物截止/栅极滑道沟槽，对于这些实施例，图13-15所示的步骤是可选的。还可选择，直接回刻图12中的氧化物1506，以形成图15 所示的 IPD 1908。如果使用了 PR，之后要将它除去，并且沉积或热生长ー层栅极氧化物。在一些实施例中，附加的氧化层厚度约为450 A。因此，在图16中，栅极氧化物布满了 2004和2006等有源沟槽侧壁。 进行另ー个多晶硅沉积并回刻。结果如图17所示。沉积多晶硅填充沟槽。在ー些实施例中，大约O. 5-1 um的多晶硅沉积在沟槽中。回刻所沉积的多晶硅，形成栅极多晶硅，例如2104和2106。栅极多晶硅的顶部至少碰到源极的底部，在一些情况下，还与源极的底部重叠，从而可以形成ー个通道。在一些实施例中，多晶硅表面在氮化物垫片的底部下方大约500-5000人。可选择，沉积ー层钛或钴等金属，并退火。在金属与多晶硅接触的地方，形成ー个多晶硅化层。氧化物或氮化物上方的金属钛或钴不会形成硅化物/多晶硅化物，可以除去。如图所示，多晶硅化物形成在栅极多晶硅电极2104和2106上方的2112和2114处。图18A中，例如通过湿刻蚀エ艺，除去有源栅极沟槽附近裸露的氮化物垫片，以及氧化物硬掩膜上方的氮化层。在一些实施例中，各种之前的热处理工艺(例如氧化物沉积、HDP氧化物致密)使得界面区域中的硅氧化，而相同区域中的氮化物氧化的程度较轻。由于硅エ艺的局部氧化(LOCOS)，使氮化物垫片下面的衬底表面发生变化，变成弯曲的。这种现象在本领域中众所周知，称为“鸟嘴效应”。此外，各种之前的刻蚀エ艺使氮化物垫片在特定区域中被侵蚀，进一歩暴露出氮化物-硅交界面使其氧化。因此，如图18B所示，当通过湿刻蚀エ艺除去氮化物垫片和其他裸露的氮化物材料时，剰余的沟槽侧壁就可以具有曲率。植入器件的本体和源扱。植入器件的本体和源极不需要额外的掩膜。确切地说，在图19A和19B中，进行本体植入。用带有角度的掺杂离子轰击器件。可以用氮化物保护器件的特定区域(图中没有表示出)。在未被氮化物保护的有源区中，植入形成本体区，例如2304。在一些实施例中，在60KeV 180KeV下，利用掺杂水平约为I. 8el3的硼离子，制备N-通道器件。也可以使用其他类型的离子。例如，利用亚磷离子制备P-通道器件。
在图20A和20B中，用零倾斜角进行源极植入。再次用掺杂离子轰击器件。在一些实施例中，在40KeV 80KeV下，使用的是掺杂水平为4el5的砷离子。在2304等本体区内形成2402等源极区。在图20B中，源极区的表面与沟槽侧壁的弯曲形状一致。在图21A和21B中，沉积电介质层(例如氧化层)，填充沟槽开ロ，并分离源极和栅极多晶硅区域。在不同的实施例中，氧化层的厚度范围在5000人 8000A之间。在ー些实施例中，利用化学气相沉积(CVD)エ艺，沉积厚度约为5000A的低温氧化物(LTO)和含有硼酸的硅玻璃(BPSG)。在图22A和22B中，通过干刻蚀エ艺回刻氧化物。在本例中，向下刻蚀氧化物，使氧化物的顶面低于衬底顶面500A 1000A左右。在图2-4中形成的氧化物硬掩膜也可以通过该エ艺除去。还可选择，(例如通过化学机械抛光(CMP)エ艺)平整氧化物，使氧化物的顶面与衬底顶面相平。图22C表示的是这种可选方案。在图23A和23B中，刻蚀衬底，形成2702等接触沟槽。根据器件的用途，刻蚀深度约在O. 6um O. 9um之间。刻蚀裸露的衬底区域，未被氧化物保护的区域不刻蚀。由于刻蚀エ艺不需要额外的掩膜，因此也称为自对准的接触エ艺。在这种情况下，接触沟槽自对准到氧化物2704的剩余部分。如图23B所示，在刻蚀接触沟槽之后，可以选择在接触沟槽的底部，制备(例如植入)ー个重掺杂的P+本体接触区。在图24A和24B中，可以选择沉积Ti和TiN等势垒金属(没有特别表示出)，然后通过RTP，在接触区附近形成Ti硅化物。在一些实施例中，所用的Ti和TiN的厚度分别为300 A和1000 A。然后，沉积钨(w)等导电插头材料。在一些实施例中，沉积4000人 6000人的W。回刻沉积的W，一直到衬底表面，以形成3002等単独的导电(W)插头。在图25A和25B中，进行氧化物刻蚀。回刻氧化层。刻蚀エ艺除去了源极和有源栅极沟槽开ロ上方的氧化层，以及栅极沟槽内的一部分氧化层，使栅极沟槽内剩余的氧化层凹向源极的顶面。換言之，所制成的氧化层的顶面低于源极的顶面。在一些实施例中，氧化层的顶面大约比源极区的顶面低500-1000 A。下文还将讨论，为了源扱-金属接触，刻蚀エ艺使更多的源极区裸露出来。 还可选择，在图23A和23B中的接触沟槽2702之后，以及制备导电插头3002之前，进行这种氧化物回刻エ艺。在一个可选实施例中，图24C和图24D表示类似于图25A和25B的氧化物回刻エ艺，但是在制备导电插头3002之前进行。在这个可选实施例中，制备图24C和图24D所示的结构之后，沉积导电插头，以形成图25A和25B所示的结构。在图26A和26B中，沉积一个金属层。在一些实施例中，利用AlCu制备一个大约3um 6um厚的金属层。然后,在450°C下对金属退火大约30分钟。在一些实施例中，形成金属的图案，制备源极和栅极金属，通过附加的沟槽(图中没有表示出)连接到源极和栅极区。形成最終器件的顶部。尽管没有表示出，但是通常在背部研磨エ艺后，就可以在衬底的底部形成ー个金属层。在制成的器件中，每个有源栅极沟槽都含有ー个顶部多晶硅电极(例如多晶硅3312)，由于它起栅极的作用，因此也称为栅极多晶硅或栅极电极，或者由于它在制备过程中形成于第二多晶硅沉积エ艺，因此也称为多晶硅2。每个顶部多晶硅电极还包含一个沉积在栅极电极顶面上的多晶硅化物层3340，以改善沿栅极的导电性。每个沟槽还包含ー个底部多晶硅电极(例如多晶硅3320)，由于它连接到源极上，因此也称为源极多晶硅或源极电极，或者由于它在制备过程中形成于第一多晶硅沉积エ艺，因此也称为多晶硅1，或者由于它屏蔽栅极多晶硅不受高电压的影响，因此也称为屏蔽多晶硅或屏蔽电极。由氧化物制成的多晶硅间电介质区，将源极多晶硅与栅极多晶硅分离。在本例所示的有源栅极沟槽中，包围着栅极多晶硅，并且内衬着沟槽顶部侧壁的氧化层(例如区域3324中的氧化层)，比包围着源扱/屏蔽多晶硅，并且内衬着沟槽底部侧壁的氧化层(例如氧化层3326)更薄。在有源区中，源极金属3334通过氧化物3309等电介质层，与3312等栅极电极绝缘。源极金属层3334通过钨插头等导体3330，电连接到源极区3332和本体区3348上，导体3330填充源极本体接触开ロ，并且从源极金属开始延伸到本体区中。本体接触植入区3346增强了本体区和导体3330之间的欧姆接触上述エ艺制备了ー种带有增强的源极-金属接触区的MOSFET器件。确切地说，由于源极区在栅极氧化物顶面上延伸，因此ー个単独的源极区就有多个与顶部金属(例如源极金属层3334和导电插头3330)相接触的表面(例如在表面3302、3304和3306处)。例如，顶部金属连接到源极区，在接触沟槽对面的源极区表面3302上，在凹陷的氧化物3309对面的源极区表面3306上，以及在源极区顶面3304上。栅极区上方凹陷的氧化物3309使金属连接到凹陷氧化物对面的源极侧壁3306。增强的源极-金属接触区降低了接触电阻，并使瞬态响应更加稳定。而且，增强区意味着接触存在缺陷的可能性极小，因此器件更加可靠，产量更高。在一些实施例中，导电插头3330’是由和源极金属层3334相同的材料制成的，如图26C所示。在这种情况下，可以和其余的源极金属层3334同时制备/填充导电插头 3330，。上述示例多数都是用N-通道器件进行说明。只要将各种掺杂物的极性变换ー下，上述エ艺就可以适用于P-通道器件。尽管为了便于理解，给出了上述实施例的具体细节，但是本发明并不局限于这些细节。本发明还有许多可选的实施方法。所述的实施例用于解释说明，不用于局限。
权利要求
1.一种形成在具有衬底顶面的半导体衬底上的半导体器件，其特征在于，其包含 一个从衬底顶面延伸到半导体衬底中的栅极沟槽； 一个在栅极沟槽中的栅极电极； 一个沉积在栅极电极上方的栅极顶部电介质材料； 一个在栅极沟槽附近的本体区； 一个嵌在本体区中的源极区，至少一部分源极区延伸到栅极顶部电介质材料上方； 一个使源极区和本体区之间接触的接触沟槽；以及， 一个沉积在至少一部分栅极沟槽开口、至少一部分源极区、以及至少一部分接触沟槽上方的金属层。
2.如权利要求I所述的半导体器件，其特征在于，其中金属层覆盖了栅极电极上方的栅极顶部电介质材料，并且接触栅极顶部电介质材料对面的源极区的侧壁。
3.如权利要求I所述的半导体器件，其特征在于，其还包含一个形成在栅极沟槽内的屏蔽电极，其中栅极电极和屏蔽电极被电极间电介质材料分开。
4.如权利要求I所述的半导体器件，其特征在于，其中源极区具有一个基本垂直的表面，至少一部分基本垂直的表面与金属层直接接触。
5.如权利要求I所述的半导体器件，其特征在于，其中栅极沟槽具有一个至少部分弯曲的沟槽侧壁。
6.如权利要求5所述的半导体器件，其特征在于，其中源极区至少一部分的表面符合沟槽侧壁的弯曲部分。
7.如权利要求I所述的半导体器件，其特征在于，其中金属层在多个边缘上与源极区相接触。
8.如权利要求I所述的半导体器件，其特征在于，其中在接触沟槽对面的源极区的一个边缘上，以及栅极顶部电介质材料对面的源极区的一个边缘上，金属层与源极区相接触。
9.如权利要求I所述的半导体器件，其特征在于，其中栅极顶部电介质材料的顶面，在源极区的顶部下方凹陷。
10.如权利要求I所述的半导体器件，其特征在于，其中用导电插头至少部分填充接触沟槽。
11.一种用于制备半导体器件的方法，其特征在于，该方法包含制备一个栅极沟槽； 在栅极沟槽内制备一个栅极电极； 在栅极电极顶部上方制备一个栅极顶部电介质材料； 制备一个本体区和一个源极区； 制备一个接触沟槽； 回刻栅极顶部电介质材料，使至少一部分的源极区延伸到栅极顶部电介质材料上方； 在至少一部分栅极沟槽开口、至少一部分源极区以及至少一部分接触沟槽的上方沉积一个金属层。
12.如权利要求11所述的方法，其特征在于，该方法还包含在制备栅极电极之前，先在栅极沟槽中制备一个屏蔽电极。
13.如权利要求12所述的方法，其特征在于，该方法还包含在屏蔽电极和栅极电极之间，制备一个电极间电介质。
14.如权利要求11所述的方法，其特征在于，其中回刻栅极顶部电介质材料，并沉积金属层，使金属层覆盖栅极电极上方的栅极顶部电介质材料，并且接触栅极顶部电介质材料对面的源极区的一个侧壁。
15.如权利要求11所述的方法，其特征在于，其中栅极顶部电介质材料在衬底顶面下方凹陷。
16.如权利要求11所述的方法，其特征在于，其中源极区具有一个基本垂直的表面，至少一部分基本垂直的表面与金属层直接接触。
17.如权利要求11所述的方法，其特征在于，其中栅极沟槽具有一个至少部分弯曲的沟槽侧壁。
18.如权利要求17所述的方法，其特征在于，其中源极区至少一部分的表面符合沟槽侧壁的弯曲部分。
19.如权利要求11所述的方法，其特征在于，其中金属层在多个边缘上与源极区相接触。
20.如权利要求11所述的方法，其特征在于，其中在接触沟槽对面的源极区的一个边缘上，以及栅极顶部电介质材料对面的源极区的一个边缘上，金属层与源极区相接触。
21.如权利要求11所述的方法，其特征在于，该方法还包含至少部分在接触沟槽内，沉积一个导电插头。
22.如权利要求11所述的方法，其特征在于，其中金属层构成一个至少部分在接触沟槽内的导电插头。
全文摘要
一种形成在具有衬底顶面的半导体衬底上的半导体器件，包含一个从衬底顶面延伸到半导体衬底中的栅极沟槽；一个在栅极沟槽中的栅极电极；一个沉积在栅极电极上方的电介质材料；一个在栅极沟槽附近的本体区；一个嵌在本体区中的源极区，至少一部分源极区延伸到电介质材料上方；一个接触沟槽，使源极区和本体区之间能进行电气等接触；以及一个沉积在至少一部分栅极沟槽开口、至少一部分源极区以及至少一部分接触沟槽上方的金属层。
文档编号H01L21/336GK102623501SQ20121002216
公开日2012年8月1日 申请日期2012年1月13日 优先权日2011年1月28日
发明者陈军 申请人:万国半导体股份有限公司