专利名称：提高载流子迁移率的cmos器件的制作方法及器件结构的制作方法
技术领域：
本发明涉及集成电路制造领域，特别是涉及一种提高载流子迁移率的CMOS器件的制作方法及器件结构。
背景技术：
随着半导体技术的发展，半导体相关制造工艺不断创新以及集成电路芯片按照比例尺寸不断缩小的发展趋势，不可避免的使得晶体管和其他元件运转的恒定材料和物理效应受到影响。进入40nm工艺之后，如何提高器件性能，在达到高开启电流的同 时抑制关断漏电成为了器件设计的一个核心问题。研究实施证明应力工程在半导体工艺和器件的性能方面所起的作用越来越明显，应力工程广泛适应于改进晶体管载流子迁移率的半导体器件上，从而改善半导体器件性倉泛。载流子的迁移率所受到的应力层影响在当前的半导体器件的应力领域已经有所披露，即在形成晶体管沟道的掺杂半导体晶格中，拉应力提高电子迁移率，降低空穴迁移率，而压应力提高空穴迁移率，降低电子迁移率。而与导致其发生物理效应相关的理论对于其开发并不重要。现有技术中已经提出了大量的结构和材料应用于半导体材料中包含拉应力或压应力，例如在中国专利CN102110611A中，提供一种直接在NMOS的源极区、漏极区上方的接触孔中形成具有拉应力性质的材料，例如钨，从而对NMOS的沟道区施加拉应力，而后选择性的去除全部或部分栅极结构层，从而对NMOS器件沟道区施加拉应力的制作方法，但该制作工艺改变了原有器件形状与性质，对器件性能造成干扰，并且制造工艺复杂，不能有效降低工艺成本，而且不利于器件尺寸的持续缩小。
发明内容
鉴于以上所述现有技术的缺点，本发明提供一种新的半导体器件的制作方法，不会对器件形状造成破坏而且避免了制作工艺对器件性能的干扰，并且制造工艺要求低，也有利于器件尺寸的持续缩小，同时提高了载流子迁移率从而改善器件性能。为实现上述目的及其他相关目的，提供一种提高载流子迁移率的CMOS器件的制作方法，包括以下步骤提供包含NMOS有源区、PMOS有源区和周边区域的衬底；在所述衬底的周边区域形成多个浅沟槽隔离(STI)结构；刻蚀临近所述NMOS有源区的浅沟槽隔离(STI)结构之间的衬底以形成拉应力凹槽；在所述拉应力凹槽内填充拉应力材料；刻蚀临近所述PMOS有源区的浅沟槽隔离(STI)结构之间的衬底以形成压应力凹槽；以及在所述压应力凹槽内填充压应力材料。可选地，在所述衬底的周边区域形成多个浅沟槽隔离结构的步骤包括在所述衬底上形成氧化层；在所述氧化层上形成第一硬掩膜层；在所述第一硬掩膜层上形成图形化的光刻胶；以所述图形化的光刻胶为掩膜刻蚀所述第一硬掩膜层和所述氧化层形成图形化的第一硬掩膜层和图形化的氧化层；以所述图形化的第一硬掩膜层为掩膜，刻蚀所述衬底形成隔离沟槽；在所述隔离沟槽中以及图形化的第一硬掩膜层上形成填充材料；可选地，在所述拉应力凹槽内填充拉应力材料的步骤之后，还包括去除所述图形
化的第一硬掩膜层。可选地，去除所述图形化的第一硬掩膜层后，在形成压应力凹槽之前，还包括在所述图形化的氧化层、浅沟槽隔离结构和拉应力材料上形成第二硬掩膜层；在所述第二掩 膜层上形成图形化的光刻胶；以及以所述图形化的光刻胶为掩膜刻蚀所述第二掩膜层形成图形化的第二掩膜层。可选地，在所述压应力凹槽内填充压应力材料的步骤之后，还包括去除所述图形化的第二硬掩膜层和剩余的图形化的氧化层。可选地，湿法刻蚀临近所述NMOS有源区的浅沟槽隔离结构之间的衬底以形成拉应力凹槽。可选地，湿法刻蚀临近所述PMOS有源区的浅沟槽隔离结构之间的衬底以形成压应力凹槽。可选地，通过外延生长的方式在所述拉应力凹槽内填充拉应力材料。可选地，所述拉应力材料为SiC。可选地，通过外延生长的方式在所述压应力凹槽内填充压应力材料。可选地，所述压应力材料为SiGe。可选地，所述第一硬掩膜层和第二硬掩膜层为氮化硅层。可选地，本发明还包含一种采用上述方法制作的NMOS器件。可选地，在所述压应力凹槽内填充压应力材料的步骤之后，还包括进行离子注入工艺形成N型阱区；进行离子注入工艺形成P型阱区；在所述NMOS有源区和PMOS有源区上分别形成栅极结构；以及在所述栅极结构侧壁形成栅极侧墙。本发明还包含一种采用上述方法制作的CMOS器件如上所述，本发明通过一种提供包含NMOS有源区、PMOS有源区和周边区域的衬底，在所述衬底的周边区域形成多个浅沟槽隔离结构，刻蚀临近所述NMOS有源区的浅沟槽隔离结构之间的衬底以形成拉应力凹槽，在所述拉应力凹槽内填充拉应力材料，拉应力通过临近NMOS有源区的浅沟槽隔离(STI)结构施加于NMOS器件沟道区；刻蚀临近所述PMOS有源区的浅沟槽隔离结构之间的衬底以形成压应力凹槽，以及在所述压应力凹槽内填充压应力材料，压应力通过临近PMOS有源区的浅沟槽隔离(STI)结构施加于PMOS沟道区。本发明方法不会对器件形状造成破坏而且避免了制作工艺对器件性能的干扰，并且制造工艺要求低，也有利于器件尺寸的持续缩小，同时提高了载流子迁移率从而改善器件性能。
图I至图15为本发明实施例所提供的CMOS器件制作方法的各步骤相应结构的剖面示意图；图16为本发明实施例所提供的CMOS器件制造方法的流程图元件标号说明衬底100
氧化层110图形化的氧化层IlOa第一硬掩膜层120图形化的硬掩膜层120a图形化的光刻胶130填充材料140栅极结构150、170栅极氧化层151、171多晶硅栅极152、172栅极侧墙153、173源、漏区160、180隔离沟槽201/202/203/204浅沟槽隔离结构301/302/303/304拉应力凹槽400拉应力结构500第二硬掩膜层600图形化的第二硬掩膜层600a压应力结构700压应力凹槽800
具体实施例方式本发明提供一种通过填充结构应力工程来改善对沟道区施加的应力，从而提高载流子迁移率的方法，结合图16，其为本发明实施例所提供的CMOS器件制造方法的流程图，该方法包括以下步骤步骤SI，提供包含NMOS有源区、PMOS有源区和周边区域的衬底；步骤S2，在所述衬底的周边区域形成多个浅沟槽隔离结构；步骤S3，刻蚀临近所述NMOS有源区的浅沟槽隔离结构之间的衬底以形成拉应力凹槽；步骤S4,在所述拉应力凹槽内填充拉应力材料；步骤S5，刻蚀临近所述PMOS有源区的浅沟槽隔离结构之间的衬底以形成压应力凹槽；以及步骤S6，在所述压应力凹槽内填充压应力材料。下面将结合剖面示意图对本发明的该提高载流子迁移率的方法及其器件结构进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。 首先，执行步骤SI，提供包含NMOS有源区、PMOS有源区和周边区域的衬底100，所述衬底100包括但不限于硅、锗、硅-锗合金衬底等，本实施例中优选硅衬底。接着，执行步骤S2，在所述衬底100的周边区域形成多个浅沟槽隔离(STI)结构，如图I至图5所示,具体采用如下步骤
如图I所示，在所述衬底100上形成氧化层110，本实施例中采用热氧化工艺形成氧化层110，所述氧化层110材料为二氧化硅，其结构致密，可以在形成第一硬掩膜120时保护下层衬底100;然后，在所述氧化层110上形成第一硬掩膜层120，在本实施例中第一硬掩膜层120优选地使用氮化硅材料。所述第一硬掩膜层120可以利用本领域公知的工艺来形成，例如采用但不限于化学气相沉积(CVD)工艺；之后，在所述第一硬掩膜层120上形成图形化的光刻胶130 ；如图2所示，以所述图形化的光刻胶130为掩膜刻蚀所述第一硬掩膜层120和氧化层110形成图形化的第一硬掩膜层120a和图形化的氧化层110a，然后去除第一硬掩膜层120上的图形化的光刻胶130，接着以所述图形化的第一硬掩膜层120a为掩膜，干法刻蚀所述衬底100形成隔离沟槽，此处本实施例示列出四个隔离沟槽201、202、203、204，在实际应用中应当不限于此可结合需求设置隔离沟槽的数目；如图3所示，在所述隔离沟槽201、202、203、204中以及图形化的第一硬掩膜层 120a上形成填充材料140，所述填充材料140 —般使用二氧化硅；如图4所示，化学机械研磨(CMP)去除图形化的第一硬掩膜层120a上的填充材料140，使得剩余的填充材料的表面与图形化的第一硬掩膜层120a的表面齐平；如图5所示，湿法刻蚀去除所述隔离沟槽上方的填充材料从而形成浅沟槽隔离(STI)结构，本实施例中示例出浅沟槽隔离结构301、302、303、304，在实际应用中不限于此数量，可结合需求设置浅沟槽隔离结构的数目；接着，执行步骤S3，刻蚀临近所述NMOS有源区的浅沟槽隔离(STI)结构301、302之间的衬底以形成拉应力凹槽400，如图6至图7所示，具体采用如下步骤如图6所示，去除相邻的浅沟槽隔离(STI)结构301、302之间的衬底100上方的图形化的第一硬掩膜层120a和图形化的氧化层110a，此处优选采用湿法刻蚀工艺，一般选用磷酸腐蚀液来完成；如图7所示，刻蚀相邻的浅沟槽隔离(STI)结构301、302之间的衬底100以形成拉应力凹槽400，此处优选采用湿法刻蚀工艺，一般选用碱性溶液例如氢氧化铵来完成；接着，执行步骤S4，在所述拉应力凹槽400内填充拉应力材料形成拉应力结构500，如图8所示，可通过外延生长的方式在所述拉应力凹槽400内填充拉应力材料，本实施例中一般地采用气相外延工艺方法在所述拉应力结构500内填充拉应力材料，所述拉应力材料优选碳化硅(SiC)材料；进一步的，如图9所示，在所述拉应力凹槽400内填充拉应力材料的步骤之后，移除剩余的图形化的第一硬掩膜层120a。此外，去除所述图形化的第一硬掩膜层120a后，在形成压应力凹槽700之前，还包括如图10所示，在所述图形化的氧化层110a、浅沟槽隔离结构300和拉应力结构500上形成第二硬掩膜层600 ;在所述第二掩膜层600上形成图形化的光刻胶(图中未示出)；然后，如图11所示，以所述图形化的光刻胶为掩膜刻蚀所述第二硬掩膜层600和浅沟槽隔离结构303、304之间的图形化的氧化层110a，形成图形化的第二掩膜层600a和剩余的图形化的氧化层110a。然后，执行步骤S5，刻蚀临近所述PMOS有源区的浅沟槽隔离(STI)结构303、304之间的衬底100以形成压应力凹槽700，如图12所示。此处优选采用湿法刻蚀工艺，一般选用碱性溶液例如氢氧化铵来完成；
之后，执行步骤S6，在所述压应力凹槽700内填充压应力材料形成压应力结构800，如图13所示，可通过气相外延工艺方法在所述压应力结构800内填充压应力材料，所述压应力材料优选锗化硅(SiGe)。进一步的，如图14所示，在所述压应力凹槽700内填充压应力材料锗化硅的步骤之后，去除所述图形化的第二硬掩膜层600a与剩余的图形化的氧化层110a。最后，如图15所示，进行离子注入工艺形成N型阱区(图中未示出)，进行离子注入工艺形成P型阱区(图中未示出)，并在所述NMOS有源区上形成栅极结构150，所述栅极结构包括栅极氧化层151和多晶硅栅极152，并在所述栅极结构150侧壁形成栅极侧墙153，然后离子注入形成NMOS源、漏区160 ;同样地，在所述PMOS有源区上形成栅极结构170，所述栅极结构包括栅极氧化层171和多晶硅栅极172，并在所述栅极结构170侧壁形成栅极侧墙173，然后离子注入形成源、漏区180。如图13所示，拉应力结构500产生的拉应力通过浅沟槽隔离(STI)结构301施加于NMOS器件沟道区，压应力结构800产生的压应力通过浅沟槽隔离(STI)结构304施加于PMOS器件沟道区。由于碳化硅(SiC)或锗化硅(SiGe)与硅(Si)晶格不一致，当通过外延生长将原来的填充图形由碳化硅(SiC)或锗化硅(SiGe)替代时拉应力或压应力随之生成，·通过作用于浅沟槽(STI)隔离结构施加于器件沟道区，从而提高载流子迁移率，进而改善器件性能。由本实施例列举的制作工艺方法不会对器件形状造成破坏而且避免了制作工艺对器件性能的干扰，并且制造工艺要求低，也有利于器件尺寸的持续缩小，同时提高了载流子迁移率从而改善器件性能。上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
权利要求
1.一种提高载流子迁移率的CMOS器件的制作方法，其特征在于，包括 提供包含NMOS有源区、PMOS有源区和周边区域的衬底； 在所述衬底的周边区域中形成多个浅沟槽隔离结构； 刻蚀临近所述NMOS有源区的浅沟槽隔离结构之间的衬底以形成拉应力凹槽； 在所述拉应力凹槽内填充拉应力材料； 刻蚀临近所述PMOS有源区的浅沟槽隔离结构之间的衬底以形成压应力凹槽；以及 在所述压应力凹槽内填充压应力材料。
2.根据权利要求I所述的提高载流子迁移率的CMOS器件的制作方法，其特征在于在所述衬底的周边区域形成多个浅沟槽隔离结构的步骤包括 在所述衬底上形成氧化层； 在所述氧化层上形成第一硬掩膜层； 在所述第一硬掩膜层上形成图形化的光刻胶； 以所述图形化的光刻胶为掩膜刻蚀所述第一硬掩膜层和所述氧化层形成图形化的第一硬掩膜层和图形化的氧化层； 以所述图形化的第一硬掩膜层为掩膜，刻蚀所述衬底形成隔离沟槽； 在所述隔离沟槽中以及图形化的第一硬掩膜层上形成填充材料； 进行化学机械研磨工艺去除图形化的第一硬掩膜层上的填充材料；以及 进行刻蚀工艺去除隔离沟槽上方的填充材料，以形成浅沟槽隔离结构。
3.根据权利要求2所述的提高载流子迁移率的CMOS器件的制作方法，其特征在于，在所述拉应力凹槽内填充拉应力材料的步骤之后，还包括 去除剩余的图形化的第一硬掩膜层。
4.根据权利要求2或3所述的提高载流子迁移率的CMOS器件的制作方法，其特征在于，去除所述图形化的第一硬掩膜层后，在形成压应力凹槽之前，还包括 在所述图形化的氧化层、浅沟槽隔离结构和拉应力材料上形成第二硬掩膜层； 在所述第二掩膜层上形成图形化的光刻胶；以及 以所述图形化的光刻胶为掩膜刻蚀所述第二掩膜层形成图形化的第二掩膜层。
5.根据权利要求4所述的提高载流子迁移率的CMOS器件的制作方法，其特征在于，在所述压应力凹槽内填充压应力材料的步骤之后，还包括 去除所述图形化的第二硬掩膜层和剩余的图形化的氧化层。
6.根据权利要求I所述的提高载流子迁移率的CMOS器件的制作方法，其特征在于湿法刻蚀临近所述NMOS有源区的浅沟槽隔离结构之间的衬底以形成拉应力凹槽。
7.根据权利要求I所述的提高载流子迁移率的CMOS器件的制作方法，其特征在于湿法刻蚀临近所述PMOS有源区的浅沟槽隔离结构之间的衬底以形成压应力凹槽。
8.根据权利要求I所述的提高载流子迁移率的CMOS器件的制作方法，其特征在于通过外延生长的方式在所述拉应力凹槽内填充拉应力材料。
9.根据权利要求I所述的提高载流子迁移率的CMOS器件的制作方法，其特征在于所述拉应力材料为Sic。
10.根据权利要求I所述的提高载流子迁移率的CMOS器件的制作方法，其特征在于通过外延生长的方式在所述压应力凹槽内填充压应力材料。
11.根据权利要求I所述的提高载流子迁移率的CMOS器件的制作方法，其特征在于所述压应力材料为SiGe。
12.根据权利要求I所述的提高载流子迁移率的CMOS器件的制作方法，其特征在于所述第一硬掩膜层和第二硬掩膜层为氮化硅层。
13.根据权利要求I所述的提高载流子迁移率的CMOS器件的制作方法，其特征在于，在所述压应力凹槽内填充压应力材料的步骤之后，还包括 进行离子注入工艺形成N型阱区； 进行离子注入工艺形成P型阱区； 在所述NMOS有源区和PMOS有源区上分别形成栅极结构；以及 在所述栅极结构侧壁形成栅极侧墙。
14.一种采用权利要求1-13任意一项所述的制作方法制作的CMOS器件。
全文摘要
本发明涉及集成电路制造领域，特别是涉及一种提高载流子迁移率的CMOS器件的制作方法及器件结构，包括提供包含NMOS有源区、PMOS有源区和周边区域的衬底；在所述衬底的周边区域形成多个浅沟槽隔离结构；刻蚀临近所述NMOS有源区的浅沟槽隔离结构之间的衬底以形成拉应力凹槽；在所述拉应力凹槽内填充拉应力材料；刻蚀临近所述PMOS有源区的浅沟槽隔离结构之间的衬底以形成压应力凹槽；以及在所述压应力凹槽内填充压应力材料。本发明制作方法不会对器件形状造成破坏而且避免了制作工艺对器件性能的干扰，并且制造工艺要求低，也有利于器件尺寸的持续缩小，同时提高了载流子迁移率从而改善器件性能。
文档编号H01L21/8238GK102683286SQ201210169809
公开日2012年9月19日 申请日期2012年5月28日 优先权日2012年5月28日
发明者刘格致, 黄晓橹 申请人:上海华力微电子有限公司