专利名称：提高半导体器件可微缩性的方法
技术领域：
本发明涉及半导体制造领域，更具体地说，本发明涉及一种提高半导体器件可微缩性的方法。
背景技术：
随着工艺的发展，器件尺寸不断缩小(微缩)，由此器件特征尺寸也随之逐渐变小。随着集成电路制造水平的提高，集成电路制造已经进入集成电路线宽的深亚微米时代。但是，随着器件特征尺寸的缩小，当MOS管沟道缩短到一定程度 ，就会出现短沟道效应(short channel effect),其主要表现在MOS管沟道中的载流子出现速度饱和现象。因此，当器件尺寸缩减时，必须将短沟道效应降至最低程度，以确保正常的器件特性及电路工作。发明名称为“Multi -corner FET for better immunity from short channeleffects”的美国专利申请公开US2004191980A1描述了一种用于MOS的抑制短沟道效应的技术方案。但是，美国专利申请公开US2004191980A1所描述的结构比较复杂，而且没有公开相应的制造方法。对于闪存来说，器件尺寸的缩小带来另一个难题，单个存储单元驱动电流随有源区宽度的缩减而减小，小到一定程度就接近了放大比较电路(Senseamplifier)的极限，从而给闪存设计带来很大的挑战。因此，希望能够提供一种适用于闪存的、结构简单且制造简单的技术方案，一方面能抑制短沟道效应，另一方面能等效地增加有源区宽度，从而提高闪存器件的可微缩性。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种结构简单且制造简单的能够有效抑制短沟道效应的提高半导体器件可微缩性的方法，本案总体上采用自对准工艺，不需要增加而外的光刻制程，成本上比较低。为了实现上述技术目的，根据本发明的第一方面，提供了一种一种提高半导体器件可微缩性的方法，其包括第一步骤，在浅槽隔离工艺完成后，有源区两侧分别是第一隔离区和第二隔离区，从而自然地形成凹槽结构，有源区表面的衬垫氧化层来自之前的隔离工艺，;第二步骤，用于在硅片表面上沉积氧化物层，所述氧化物层厚度小于1/2的有源区宽度，典型厚度为1/3，采用HTO或TEOS等淀积工艺；第三步骤，用于对氧化物层和衬垫氧化层进行各向异性刻蚀，从而在第一隔离区侧形成自对准的第一侧壁氧化物，在第二隔离区侧形成自对准的第二侧壁氧化物；第四步骤，用于在第一侧壁氧化物以及第二侧壁氧化物之间生长填充硅；第五步骤，用于通过选择性湿法刻蚀去除第一侧壁氧化物、第二侧壁氧化物和其下的衬垫氧化物，从而在有源区上方形成硅凸起部。优选地，所述提高半导体器件可微缩性的方法还包括第六步骤，用于硅凸起部的上方角部进行圆化处理。
优选地，所述提高半导体器件可微缩性的方法还包括第七步骤，用于在第六步骤所形成的结构上依次形成隧穿氧化层、浮栅层或氮化硅层、ONO层以及控制栅极层。优选地，在第四步骤中采用选择性外延生长填充硅。在根据本发明第一方面的提高半导体器件可微缩性的方法中，通过自对准工艺在有源区上方形成硅凸起部，使得有源区的实际宽度从硅凸起部的单边长度增大为硅凸起部的三边长度之和，从而即使器件尺寸进行了显著微缩，也能实现比平面结构更大的有源区宽度，从而可以提高闪存单元的驱动电流。另外，本结构实质上是一种采用自对准的方法实现的Fin-FET结构，由于静电场的分布更集中、栅对沟道的控制能力比平面器件大大提高，所以能显著抑制#由于关键尺寸的缩小而产生短沟道效应，从这两个方面提高了诸如闪存之类的半导体器件的可微缩性。
为了实现上述技术目的，根据本发明的第二方面，提供了一种提高半导体器件可微缩性的方法，其包括第一步骤，在浅槽隔离工艺完成后，有源区两侧分别是第一隔离区和第二隔离区，从而自然地形成凹槽结构，有源区表面的衬垫氧化层来自之前的隔离工艺；第二步骤，用于在硅片表面上沉积氧化物层，所述氧化物层厚度小于1/2的有源区宽度，典型厚度为1/3，采用HTO或TEOS等淀积工艺；第三步骤，用于对氧化物层和衬垫氧化层进行各向异性刻蚀，从而在第一隔离区侧形成自对准的第一侧壁氧化物，在第二隔离区侧形成自对准的第二侧壁氧化物；第四步骤，利用侧壁氧化物作为掩模对有源区中间的衬底进行蚀刻，在有源区中形成凹陷部；第五步骤，用于通过选择性湿法刻蚀去除第一侧壁氧化物、第二侧壁氧化物和其下的衬垫氧化物，，形成中间有凹槽的有源区。在根据本发明第二方面的提高半导体器件可微缩性的方法中，通过自对准工艺在有源区内形成凹陷部，使得有源区的实际宽度从硅凸起部的单边长度增大为凹陷部的三边长度之和，与第一方面的结果类似，通过扩展有源区的有效宽度以增加闪存单元的驱动电流，另外，因为角度的存在使栅对沟道的电场也能产生增强作用，一定程度上能抑制由于关键尺寸的缩小而产生短沟道效应，提高了诸如闪存之类的半导体器件的可微缩性。
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中图I示意性地给出了根据本发明第一实施例的提高半导体器件可微缩性的方法的第一步骤。图2示意性地给出了根据本发明第一实施例的提高半导体器件可微缩性的方法的第二步骤。图3示意性地给出了根据本发明第一实施例的提高半导体器件可微缩性的方法的第三步骤。图4示意性地给出了根据本发明第一实施例的提高半导体器件可微缩性的方法的第四步骤。图5示意性地给出了根据本发明第一实施例的提高半导体器件可微缩性的方法的第五步骤。图6示意性地给出了根据本发明第一实施例的提高半导体器件可微缩性的方法的具体应用。图7至图8示意性地给出了根据本发明第二实施例的提高半导体器件可微缩性的方法。需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。<第一实施例>图I至图6示意性地给出了根据本发明第一实施例的提高半导体器件可微缩性的方法。具体地说，图I示意性地给出了根据本发明第一实施例的提高半导体器件可微缩性的方法包括第一步骤，在浅槽隔离工艺完成后(即，氮化硅硬掩模去除后)，有源区I两侧分别是第一隔离区2和第二隔离区3，从而自然地形成凹槽结构，有源区表面的衬垫氧化层4来自之前的隔离工艺，这层衬垫氧化层4的主要作用是减少氮化硅和硅的应力。第二步骤，用于在硅片表面上沉积侧壁氧化物层5，所述侧壁氧化物层5的厚度小于1/2的有源区宽度，典型厚度为有源区宽度的1/3，采用HTO或TEOS等淀积工艺。第三步骤，用于对侧壁氧化物层5和衬垫氧化层4进行刻蚀，从而在第一隔离区2侧形成第一衬垫氧化物41和第一侧壁氧化物51，在第二隔离区3侧形成第二衬垫氧化物42和第二侧壁氧化物52。由于自对准工艺的特点，第一衬垫氧化物41和第一侧壁氧化物51与第二衬垫氧化物42和第二侧壁氧化物52自然为对称布置。第四步骤，用于在第一衬垫氧化物41和第一侧壁氧化物51以及第二衬垫氧化物42和第二侧壁氧化物52之间生长填充硅6，例如可以选择性外延生长填充硅6。第五步骤，用于通过选择性刻蚀去除第一衬垫氧化物41、第一侧壁氧化物51、第二衬垫氧化物42和第二侧壁氧化物52，从而在有源区I上方形成硅凸起部7。优选地，进一步执行第六步骤，用于硅凸起部7的上方角部进行圆化处理。图6示意性地给出了根据本发明第一实施例的提高半导体器件可微缩性的方法的具体应用。如图6所示，根据本发明第一实施例的提高半导体器件可微缩性的方法可进一步包括第七步骤，用于在第六步骤所形成的结构上依次形成隧穿氧化层8、浮栅层或氮化硅层9、ONO(二氧化硅/氮化硅/ 二氧化硅)层10以及控制栅极层11。由此，可以有效地形成用于闪存的存储单元结构。由此，在根据本发明第一方面的提高半导体器件可微缩性的方法中，通过自对准工艺在有源区上方形成硅凸起部，使得有源区的实际宽度从硅凸起部的单边长度增大为硅凸起部的三边长度之和，从而即使器件尺寸进行了显著微缩，也能实现比平面结构更大的有源区宽度，从而可以提高闪存单元的驱动电流。另外，本结构实质上是一种采用自对准的方法实现的Fin-FET结构，由于静电场的分布更集中、栅对沟道的控制能力比平面器件大大提高，所以能显著抑制由于关键尺寸的缩小而产生短沟道效应，从这两个方面提高了诸如闪存之类的半导体器件的可微缩性。<第二实施例>图7至图8示意性地给出了根据本发明第二实施例的提高半导体器件可微缩性的方法。下面将结合图I至图2以及图7至图8来详细描述根据本发明第二实施例的提高半导体器件可微缩性的方法。具体地说，根据本发明第二实施例的提高半导体器件可微缩性的方法包括第一步骤，在浅槽隔离工艺完成后，有源区I两侧分别是第一隔离区2和第二隔离区3，从而自然地形成凹槽结构，有源区表面的衬垫氧化层4来自之前的隔离工艺，这层衬 垫氧化层4的主要作用是减少氮化硅和硅的应力。第二步骤，用于在硅片表面上沉积侧壁氧化物层5，所述侧壁氧化物层5的厚度小于1/2的有源区宽度，典型厚度为有源区宽度的1/3，采用HTO或TEOS等淀积工艺。。第三步骤，用于对有源区I、衬垫氧化层4和侧壁氧化物层5进行刻蚀，从而在第一隔离区2侧形成第一衬垫氧化物41和第一侧壁氧化物51，在第二隔离区3侧形成第二衬垫氧化物42和第二侧壁氧化物52，并且在有源区I中形成凹陷部12，如图7所示。由于自对准工艺的特点，第一衬垫氧化物41和第一侧壁氧化物51与第二衬垫氧化物42和第二侧壁氧化物52自然为对称布置。第四步骤，用于通过选择性湿法刻蚀去除第一衬垫氧化物41、第一侧壁氧化物51、第二衬垫氧化物42和第二侧壁氧化物52，如图8所示。由此，在根据本发明第二方面的提高半导体器件可微缩性的方法中，通过自对准工艺在有源区内形成凹陷部，使得有源区的实际宽度从硅凸起部的单边长度增大为凹陷部的三边长度之和，与第一方面的结果类似，通过扩展有源区的有效宽度以增加闪存单元的驱动电流，另外，因为角度的存在使栅对沟道的电场也能产生增强作用，一定程度上能抑制由于关键尺寸的缩小而产生短沟道效应，提高了诸如闪存之类的半导体器件的可微缩性。此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
权利要求
1.一种提高半导体器件可微缩性的方法，其特征在于包括 第一步骤，在浅槽隔离工艺完成后，有源区两侧分别是第一隔离区和第二隔离区，从而自然地形成凹槽结构，有源区表面的衬垫氧化层来自之前的隔离工艺； 第二步骤，用于在硅片表面上沉积氧化物层，所述氧化物层厚度小于1/2的有源区宽度； 第三步骤，用于对氧化物层和衬垫氧化层进行各向异性刻蚀，从而在第一隔离区侧形成自对准的第一侧壁氧化物，在第二隔离区侧形成自对准的第二侧壁氧化物； 第四步骤，用于在第一侧壁氧化物以及第二侧壁氧化物之间生长填充硅； 第五步骤，用于通过选择性湿法刻蚀去除第一侧壁氧化物、第二侧壁氧化物和其下的衬垫氧化物，从而在有源区上方形成硅凸起部。
2.根据权利要求I所述的提高半导体器件可微缩性的方法，其特征在于还包括第六步骤，采用各向同性蚀刻对硅凸起部的上方角部进行圆化处理。
3.根据权利要求I或2所述的提高半导体器件可微缩性的方法，其特征在于还包括第七步骤，用于在第六步骤所形成的结构上依次形成隧穿氧化层、浮栅层或氮化硅层、ONO层以及控制栅极层。
4.根据权利要求I或2所述的提高半导体器件可微缩性的方法，其特征在于，在第四步骤中采用选择性外延生长填充硅单晶层。
5.根据权利要求I或2所述的提高半导体器件可微缩性的方法，其特征在于，所述氧化物层厚度为有源区宽度的1/3。
6.根据权利要求I或2所述的提高半导体器件可微缩性的方法，其特征在于，所述第二步骤采用HTO或TEOS等淀积工艺。
7.一种提高半导体器件可微缩性的方法，其特征在于包括 第一步骤，在浅槽隔离工艺完成后，有源区两侧分别是第一隔离区和第二隔离区，从而自然地形成凹槽结构，有源区表面的衬垫氧化层来自之前的隔离工艺； 第二步骤，用于在硅片表面上沉积氧化物层，所述氧化物层厚度小于1/2的有源区宽度； 第三步骤，用于对氧化物层和衬垫氧化层进行各向异性刻蚀，从而在第一隔离区侧形成自对准的第一侧壁氧化物，在第二隔离区侧形成自对准的第二侧壁氧化物； 第四步骤，利用侧壁氧化物作为掩模对有源区中间的衬底进行蚀刻，在有源区I中形成凹陷部； 第五步骤，用于通过选择性湿法刻蚀去除第一侧壁氧化物、第二衬垫氧化物和第二侧壁氧化物和其下的衬垫氧化物，，形成中间有凹槽的有源区。
8.根据权利要求7所述的提高半导体器件可微缩性的方法，其特征在于，所述氧化物层厚度为有源区宽度的1/3。
9.根据权利要求7或8所述的提高半导体器件可微缩性的方法，其特征在于，所述第二步骤采用HTO或TEOS等淀积工艺。
全文摘要
一种提高半导体器件可微缩性的方法包括在浅槽隔离工艺完成后，有源区两侧分别是第一隔离区和第二隔离区，从而自然地形成凹槽结构；在硅片表面上沉积氧化物层，所述氧化物层厚度小于1/2的有源区宽度，典型厚度为1/3；对氧化物层进行各向异性刻蚀，从而在第一隔离区侧形成第一侧壁氧化物，在第二隔离区侧形成第二侧壁氧化物；在第一侧壁氧化物以及第二侧壁氧化物之间通过选择性外延生长硅单晶层；通过选择性刻蚀去除第一侧壁氧化物、第二侧壁氧化物和其下的衬垫氧化层，从而在有源区上方形成硅凸起部。
文档编号H01L21/8247GK102969280SQ20121050767
公开日2013年3月13日 申请日期2012年11月30日 优先权日2012年11月30日
发明者张 雄 申请人:上海宏力半导体制造有限公司