用于内部估计半导体技术的电介质可靠性的电路和方法
【技术领域】
[0001]本申请涉及估计新半导体技术的可靠性，特别是估计新半导体技术的电介质可靠性。
【背景技术】
[0002]针对汽车技术的故障率目标是相当严格的，例如通常在Ippm以下。在另一方面，针对CMOS (互补金属氧化物半导体)器件的可靠性裕度被降低且电场随着减小的特征大小而增加。对于薄栅极氧化物且尤其是对于高k电介质，需要新方法来允许这样的高电场。由于该减小的可靠性裕度，第一电介质击穿不再被认为是数字电路的硬故障。相反，允许逐渐的阶段，其中电介质的完整性被许可不断地减小直到硬故障出现为止。用于诸如金属间电介质、浅沟槽隔离、深沟槽隔离等的隔离电介质的电场也被增加。这在较高的电压被用在具有DMOS (双扩散金属氧化物半导体)、BEOL (后段制程)电容器(诸如VPP (垂直平行板)电容器、栅格电容器、三明治电容器等)和类似的器件的功率应用的CMOS技术中时尤其是真的。
[0003]如同下述薄电介质一样，由外部电路产生的常规应力递送太多的能量且通常导致电介质的硬击穿，在所述薄电介质中，晶体管和电阻器限制的击穿和甚至诸如环形振荡器和逻辑元件的数字电路被用来估计产品相关的击穿或诸如NBTI (负偏置温度不稳定性)和HCS (热载流子应力)的退化行为。外部电阻器可以帮助减轻该问题，但用来对电介质加应力的外部电路和装备仍支配退化行为且因此使击穿/退化行为的估计不可靠。此外，用来将外部电路和测试装备连接到应力下的半导体晶片的电缆在加应力期间充电且在电介质击穿出现时放电，进一步增加了对电介质击穿/退化行为的外部影响。
【发明内容】
[0004]根据半导体晶片的实施例，半导体晶片包括不同厚度的电介质区。电介质区中的一些电介质区是较薄的，且电介质区中的其它电介质区是较厚的。半导体晶片进一步包括可操作来对半导体晶片内的电介质区中的至少一个电介质区内部地加应力以估计电介质可靠性的应力电路。
[0005]根据估计半导体技术的电介质可靠性的方法的实施例，所述方法包括:制作包括不同厚度的电介质区的半导体晶片，电介质区中的一些电介质区是较薄的且电介质区中的其它电介质区是较厚的；以及对半导体晶片内的电介质区中的至少一个电介质区内部地加应力以估计电介质可靠性。
[0006]本领域技术人员在阅读下面详细的描述后且在观看附图后将认识到附加的特征和优点。
【附图说明】
[0007]附图中的元件不必要相对于彼此按比例。相同的参考数字指定对应的相同部分。各种所示的实施例的特征可以被组合，除非它们互相排斥。实施例在附图中被描绘并且在接着的描述中被详述。
[0008]图1图示具有用于对制作在晶片上的电介质区内部地加应力的应力电路的半导体晶片的实施例的框图。
[0009]图2图示图1所示的内部应力电路的实施例的框图。
[0010]图3图示图1所示的内部应力电路的另一实施例的框图。
[0011]图4图示图1所示的内部应力电路的又另一实施例的框图。
[0012]图5图示具有故意布局不对准的电介质测试结构的实施例的平面图。
[0013]图6图示具有故意布局不对准的电介质测试结构的另一实施例的横截面图。
[0014]图7图示具有故意布局不对准的电介质测试结构的又另一实施例的平面图。
[0015]图8图示电容器测试结构的实施例的透视图。
[0016]图9图示估计半导体技术的电介质可靠性的方法的实施例的图解。
【具体实施方式】
[0017]本文中描述的实施例提供了用于内部地加应力且估计新半导体技术的电介质可靠性的产品相关的应力电路，其中需要高电压以对电介质区加应力。在与电介质测试结构相同的半导体晶片上制作应力电路，使得电介质退化行为不受外部电路和应力装备的支配。S卩，本文中描述的应力电路产出产品相关的退化数据而不影响外部电路。因而，可以实现由产品相关的驱动元件(例如，电压转换器)进行测试的器件，其排除了用在标准测试中的外部测量装备的影响。电荷泵是这样的产品相关的驱动元件的另一实施例，其具有用来生成较高电压的附加特征。可以基于结果产品相关的退化数据来完成正确的可靠性估计，从而产出寿命增加。在具有本文中描述的新的电介质加应力方法和应力电路的情况下，新产品的可靠性可以被保证有较高程度的信任。
[0018]图1图示了包括不同厚度的电介质区102的半导体晶片100的实施例，电介质区中的一些电介质区是较薄的(例如，栅极氧化物)且电介质区的其它电介质区是较厚的(例如，用于在DMOS器件情况下的漏极扩展的厚氧化物、电容器电介质、电阻器、层间电介质、浅沟槽隔离、场氧化物等)。即，用来制作晶片100的半导体技术具有可变电介质厚度的范围。本文中描述的加应力方法可以用于估计电介质可靠性，其中电介质范围的较厚端部具有特别的兴趣。
[0019]半导体晶片100也包括可操作来对半导体晶片100内的电介质区102中的至少一个电介质区内部地加应力以估计电介质可靠性的应力电路104。因为应力电路104被制作在与电介质测试结构102的该半导体晶片100上，所以应力电路104估计的厚电介质材料的退化行为不受外部电路和应力装备支配。此外，应力电路104的生成和驱动能力两者都是广品相关的，且因此表不在真实CMOS广品中的情况。
[0020]根据一个实施例，半导体晶片100是用来估计包括电介质可靠性的新半导体技术的可靠性的测试晶片。根据该实施例，测试晶片100具有多个测试地点106，测试地点106中的每一个测试地点包括应力电路104。
[0021]根据另一实施例，半导体晶片100是具有诸如功率晶体管芯片的多个产品芯片(管芯)108的产品晶片。产品芯片中108中的每一个产品芯片或在产品芯片108中的邻近产品芯片之间的监视区I1 (所谓的锯缝测试地点)包括应力电路104。在应力电路104被包括在产品芯片108中的情况下，应力电路104可以被进一步可操作来禁用每一个产品芯片108，对于所述每一个产品芯片108，电流泄露限制由于对包含在该产品芯片108中的电介质区102中的至少一个加应力而被超过。即，应力电路104可以包括用于测量应力下的每一个电介质区102的泄露电流的监视器以及用于将所测量的泄露电流与阈值比较的比较器。如果所测量的泄露电流超过阈值，则应力电路104可以例如通过禁用产品芯片108的电源来禁用产品芯片108。
[0022]图2以更多细节示出了应力电路104的实施例，其中较厚的电介质区102之一在应力下并被图示为电容器。一般，任何厚度的电介质区102可以被应力电路104加应力。例如，应力电路104可以对诸如具有厚氧化物的漏极扩展、电容器、电阻器、在邻近金属线之间的隔离、浅沟槽隔离、场氧化物等的较厚电介质区102加应力。在一些实施例中，由应力电路104加应力的每一个较厚电介质区102是至少5nm厚。
[0023]根据应力电路104的一个实施例，电路104可操作来通过跨越在应力下的电介质区102施加电压(Vsa)来对在半导体晶片100内的电介质区102中的至少一个电介质区内部地加应力。在一