专利名称：绝缘体上硅结构以及半导体器件结构的制作方法
技术领域：
本发明涉及半导体制造领域，更具体地说，本发明涉及一种绝缘体上硅结构以及采用了该绝缘体上硅结构的半导体器件结构。
背景技术：
随着对半导体器件的速度更快、温度更低的需求的出现，绝缘体上硅(S0I，Si I icon-on-insulator )正在得到越来越广泛的使用。绝缘体上娃结构的主要特点是在有源层和衬底层之间插入绝缘层(掩埋氧化物层)来隔断有源层和衬底之间的电气连接，这一结构特点为绝缘体上硅类的器件带来了寄生效应小、速度快、功耗低、集成度高、抗辐射能力强等诸多优点。
双栅(double gate)晶体管比传统的单栅晶体管具有更好的比例缩放特性。通常，双栅晶体管的结构包括背删、背删电介质、沟道、顶栅电介质和顶栅，一般上述结构的双栅晶体管都是在绝缘体上硅上制作的。如图I所示,现有技术的绝缘体上娃100包括作为支撑层的娃基底层101、作为绝缘层的掩埋氧化物层102和作为有源层的硅顶层103。所述硅基底层101、掩埋氧化物层102和顶娃层103依次层叠设置。其中，集成电路形成在娃顶层103中，娃基底层101 —般较厚，其主要作用是为上面的掩埋氧化物层102和顶硅层103提供机械支撑。使用绝缘体上硅制作双栅(double gate)晶体管，需要掩埋氧化物层102的厚度很薄，以达到双栅(double gate)晶体管的背面栅最好的效果。掩埋氧化物层102的厚度最好与正栅栅氧化物层的厚度相当，一般为IO人 200A。但是，在上述绝缘体上硅上形成的半导体器件中，器件与硅基底层之间寄生电容会因为掩埋氧化物层的厚度减小而变大，在某些高频应用场合中，寄生电容的变大是无法满足产品要求的。例如，在绝缘体上硅上形成的双栅MOS管的漏极-衬底电容就会因为掩埋氧化物层的厚度而变得很大。半导体器件与绝缘体上硅的硅基底层之间寄生电容会严重的阻碍在绝缘体上硅上制作一些特殊应用射频器件的发展，例如射频开关、低噪音放大器等等。
发明内容
本发明提供一种绝缘体上硅结构以及采用了该绝缘体上硅结构的半导体器件结构，以解决上述现有技术中的问题，从而达到在绝缘体上硅上利用双栅MOS管的结构，并且同时减小绝缘体上硅结构上的半导体器件的寄生电容的目的。为解决上述问题，本发明提供了一种绝缘体上硅结构，包括第一娃层；形成于所述第一硅层上的第一掩埋氧化物层；形成于所述第一掩埋氧化物层上的第二硅层；形成于所述第二硅层上的第二掩埋氧化物层；以及形成于所述第二掩埋氧化物层上的第三硅层。
可选的，所述第一掩埋氧化物层的厚度大于所述第二掩埋氧化物层的厚度。可选的，所述第一掩埋氧化物层的厚度范围为O. I μ m"2 μ Hl0可选的，所述第二掩埋氧化物层的厚度范围为IO A _、200人。相应的，本发明还提供一种半导体器件结构，包括所述的绝缘体上硅结构、形成于所述第三硅层上的栅极结构、形成于栅极结构两侧第三硅层内的源极和漏极。可选的，所述栅极结构包括形成于所述第三硅层上的栅极氧化层；以及形成于所述栅极氧化层上的多晶硅栅极。可选的，所述半导体器件结构还包括形成于所述栅极结构两侧的浅沟道隔离槽，所述浅沟道隔离槽贯穿所述第三硅层和所述第二掩埋氧化物层，并与所述第二硅层接触。可选的，所述半导体器件结构还包括形成于所述浅沟道隔离槽中的金属插件，所·述金属插件贯穿所述浅沟道隔离槽，并与所述第二硅层接触。可选的，所述金属插件和所述多晶硅栅极通过连接线连接。本发明所采用的绝缘体上硅结构包括第一硅层、形成于在所述第一硅层上的第一掩埋氧化物层、形成于所述所述第一掩埋氧化物层上的第二硅层、形成于所述第二硅层上的第二掩埋氧化物层以及形成于所述第二掩埋氧化物层上的第三硅层。在所述绝缘体上硅结构中包括两层掩埋氧化物层，其中第一掩埋氧化物层用于隔断所述第一硅层和所述第三硅层之间的电气连接；而第二掩埋氧化物层则用于半导体器件的某种绝缘层，因此影响半导体器件寄生电容的主要是第二掩埋氧化物层。在上述绝缘体上硅结构中，起绝缘隔断作用的是第一掩埋氧化物层，而第二掩埋氧化物层则是作为半导体器件的某种绝缘层，因此可以加厚第一掩埋氧化物层的厚度以达到较好的隔断作用，而只要将第二掩埋氧化物层的厚度尽量做薄，以此达到减小半导体器件与衬底之间的寄生电容，从而实现减小绝缘体上硅结构上的半导体器件的寄生电容的目的。
图I为现有技术的绝缘体上硅结构；图2为本发明一实施例的绝缘体上硅结构；图3为采用了本发明一实施例的绝缘体上硅结构的半导体器件结构的示意图。需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施例方式本发明的核心思想在于，在所述绝缘体上硅结构中包括两层掩埋氧化物层，其中第一掩埋氧化物层用于隔断所述第一硅层和所述第三硅层之间的电气连接；而第二掩埋氧化物层则用于半导体器件的某种绝缘层，因此影响半导体器件寄生电容的主要是第二掩埋氧化物层。在上述绝缘体上硅结构中，可以通过加厚第一掩埋氧化物层的厚度以达到较好的隔断作用，同时通过减薄第二掩埋氧化物层的厚度，就可以在不影响隔断作用的前提下，达到减小绝缘体上硅结构上的半导体器件的寄生电容的目的。为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
如图2所示，本发明第一实施例的绝缘体上硅结构200包括第一硅层201、第一掩埋氧化物层202、第二娃层203、第二掩埋氧化物层204和第三娃层205。其中，第一掩埋氧化物层202形成于所述第一硅层上201 ;第二硅层203形成于所述所述第一掩埋氧化物层202上；第二掩埋氧化物层204形成于所述第二硅层上203 ;第三硅层205形成于所述第二掩埋氧化物层204上。在所述绝缘体上硅结构200中，第三硅层205和第二硅层203可以用形成半导体器件，所述第一硅层201为整个绝缘体上硅结构200提供机械支撑。并且，所述第一掩埋氧化物层202隔断了所述第一硅层201与第二硅层203之间电气连接，同时第一掩埋氧化物层202也隔断了所述第一硅层201与第三硅层205之间的电气连接。因此，在所述第三硅层205和第二硅层203中形成的半导体器件就可以通过第一掩埋氧化物层202与所述第一硅层201隔断开，同时通过第二掩埋氧化物层204仍然可以实现在所述绝缘体上硅200上完成背面或者双栅半导体器件的制作。
因为第一掩埋氧化物层202是作为隔断层使用的，而第二掩埋氧化物层204则是作为半导体器件的一部分使用的。因此，为了实现更好的电气隔断作用，同时又保证良好的半导体器件的性能，可以将所述第一掩埋氧化物层202的厚度设置为大于所述第二掩埋氧化物层204的厚度。优选的，所述第一掩埋氧化物层202的厚度范围为O. I μ m^2 μ m。相应的，本发明还提供一种形成于所述绝缘体上硅200上的半导体器件。应当理解的是，在上述绝缘体上硅结构200上可以有利地用于各种半导体器件，特别是对半导体器件和衬底寄生电容敏感的器件，例如射频领域相关的半导体器件。下面以MOS晶体管为例，详细说明在所述绝缘体上娃200上形成的MOS晶体管。如图3所示，形成于所述绝缘体上硅200上的半导体器件包括形成于所述第三硅层205上的栅极结构206、形成于栅极结构206两侧第三硅层205内的源极207和漏极208。所述栅极结构206包括形成于所述第三硅层205上的栅极氧化层209以及形成于所述栅极氧化层209上的多晶硅栅极210。为了避免各半导体器件之间的相互影响，所述半导体器件还包括在所述栅极结构206、源极207和漏极208所成的整体两侧的浅沟道隔离槽211，所述浅沟道隔离槽211贯穿所述第三硅层205和所述第二掩埋氧化物层204，并与所述第二硅层203接触。在所述浅沟道隔离槽211中还可以形成金属插件212，本实施例中的，只在其中一个浅沟道隔离槽211中形成了金属插件212，在其它实施例中，也可以在每个浅沟道隔离槽211中都形成金属插件212。所述金属插件212贯穿所述浅沟道隔离槽211，并与所述第二硅层203接触，所述金属插件212和所述多晶硅栅极210可以通过连接线连接。在通过外接连线对所述栅极结构206施加电压时，电压同时通过连接线和金属插件212施加到了第二硅层203。这时第二硅层203成为一个栅极，而第二掩埋氧化物层204成为一个栅极氧化层，所述第二硅层203和所述第二掩埋氧化物层204共同组成一个背栅极，背栅极和所述栅极结构206共同组成双栅极结构，上述双栅结构会产生双沟道，从而减小了导通电阻，增大了饱和电流。在上述半导体器件中，所述第二掩埋氧化物层204是作为栅极氧化层使用的，因此厚度可以比较薄，优选的，所述第二掩埋氧化物层的厚度范围为IO A 200人。对于任何熟悉本领域的技术人员而言，上述具有浅沟槽隔离的绝缘体上硅结构同样可以用于绝缘体上锗(GeOI)器件等，应该绝缘体上硅结构应该广义地理解为包括绝缘体上错器件。综上所述，上述绝缘体上硅结构中包括两层掩埋氧化物层，其中第一掩埋氧化物层用于隔断所述第一硅层和所述第三硅层之间的电气连接；而第二掩埋氧化物层则用于半导体器件的某种绝缘层，因此影响半导体器件寄生电容的主要是第二掩埋氧化物层。在上述绝缘体上硅结构中，通过加厚第一掩埋氧化物层的厚度达到了较好的隔断作用，同时通过减薄第二掩埋氧化物层的厚度，就可以在不影响隔断作用的前提下，达到减小绝缘体上硅结构上的半导体器件的寄生电容的目的。可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等 同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
权利要求
1.一种绝缘体上娃结构,包括 第一娃层; 形成于所述第一硅层上的第一掩埋氧化物层； 形成于所述第一掩埋氧化物层上的第二硅层； 形成于所述第二硅层上的第二掩埋氧化物层；以及 形成于所述第二掩埋氧化物层上的第三硅层。
2.如权利要求I所述的绝缘体上硅结构，其特征在于，所述第一掩埋氧化物层的厚度大于所述第二掩埋氧化物层的厚度。
3.如权利要求I所述的绝缘体上硅结构，其特征在于，所述第一掩埋氧化物层的厚度范围为O. I μ m 2 μ m。
4.如权利要求I所述的绝缘体上硅结构，其特征在于，所述第二掩埋氧化物层的厚度范围为IOA 200A。
5.一种半导体器件结构，包括 如权利要求I至4任意一项所述的绝缘体上硅结构； 形成于所述第三硅层上的栅极结构；以及 形成于所述栅极结构两侧第三硅层内的源极和漏极。
6.如权利要求5所述的半导体器件结构，其特征在于，所述栅极结构包括 形成于所述第三硅层上的栅极氧化层；以及 形成于所述栅极氧化层上的多晶硅栅极。
7.如权利要求5所述的半导体器件结构，其特征在于，还包括形成于所述栅极结构两侧的浅沟道隔离槽，所述浅沟道隔离槽贯穿所述第三硅层和所述第二掩埋氧化物层，并与所述第二硅层接触。
8.如权利要求7所述的半导体器件结构，其特征在于，还包括形成于所述浅沟道隔离槽中的金属插件，所述金属插件贯穿所述浅沟道隔离槽，并与所述第二硅层接触。
9.如权利要求8所述的半导体器件结构，其特征在于，所述金属插件和所述多晶硅栅极通过连接线连接。
全文摘要
本发明提供了一种绝缘体上硅结构以及半导体器件结构。本发明的绝缘体上硅结构包括第一硅层；形成于在所述第一硅层上的第一掩埋氧化物层；形成于所述所述第一掩埋氧化物层上的第二硅层；形成于所述第二硅层上的第二掩埋氧化物层；以及形成于所述第二掩埋氧化物层上的第三硅层。采用上述绝缘体上硅结构，可以利用双栅(double gate)晶体管结构,并且有效减小绝缘体上硅结构上的半导体器件与衬底间的寄生电容。
文档编号H01L29/78GK102945851SQ201210507579
公开日2013年2月27日 申请日期2012年11月30日 优先权日2012年11月30日
发明者李乐 申请人:上海宏力半导体制造有限公司