一种电可编程熔丝结构及其制备方法
【专利摘要】本发明涉及一种电可编程熔丝结构及其制备方法，包括：提供半导体衬底以及位于所述衬底上的介电层；在所述介电层上形成半导体材料层；图案化所述半导体材料层，以形成熔丝元件、虚拟熔丝元件、第一端部和第二端部，其中所述第一端部和所述第二端部通过所述熔丝元件和虚拟熔丝元件相连；去除部分所述虚拟熔丝元件，以使所述第一端部和所述第二端部之间虚拟熔丝元件断开。本发明在衬底上形成靠近熔丝元件的虚拟熔丝元件，通过所述方法使制备得到的熔丝元件的长度和宽度都进一步降低，达到了28nm器件的需求，而且在衬底上形成靠近熔丝元件的虚拟熔丝元件可以在蚀刻制备熔丝结构时得到具有良好均一性的熔丝结构，提高了器件的性能。
【专利说明】—种电可编程熔丝结构及其制备方法
【技术领域】
[0001]本发明涉及半导体领域，具体地，本发明涉及一种电可编程熔丝结构及其制备方法。
【背景技术】
[0002]在包括CMOS的集成电路中，通常希望能够永久的存储信息，后者在制造后形成集成电路的永久连接。通常可以选用可熔连接的熔丝或者器件实现所述目的。例如，熔丝也可以用于编程冗余元件，以替代同一失效元件。此外，熔丝可用于存储芯片标识或其他这样的信息，或用于通过调节店里通路的电阻来调节电路速度。
[0003]所述熔丝器件中的一类是通过激光编程或烧断的，以在半导体器件被处理和钝化之后断开连接，此类熔丝器件需要激光精确对准熔丝器件上，精度要求很高，不然则会造成相邻器件的损坏；此外，该类熔丝器件不能和许多最新工艺技术一起使用。
[0004]目前，在半导体器件中所使用的大都为电编程熔丝结构(ElectricallyProgrammable Fuse Structure,Efuse),Efuse 的一次性电编程溶丝由于其提供的电路和系统设计灵活性被普遍应用。甚至在将集成电路芯片封装和安装在系统中之后也可以对Efuse编程。Efuse还可以提供对电路设计的自由改变，后者解决产品寿命中可能出现的各种问题。相对于烧烛型熔丝Efuse更小，因而具有电路密度优势。尽管Efuse具有上述种种优点，但是也存在有弊端，例如现在Efuse通常需要超过标准电源电压的电压来编程，但随着技术发展工作电压迅速减小，所以获得编程Efuse的太高的电压会加重技术中的电工作限制，而且目前Efuse的电阻也会发生变化，给Efuse的应用带来很多问题。
[0005]现有技术中电熔丝结构如图1和图2所示，所述电熔丝结构包括两个端部102，分别为第一端部和第二端部，所述端部的形状为方形(图1)或者角形(图2)，所述电熔丝结构还包括连接第一端部和第二端部的所述熔丝元件，其中现有技术中所述熔丝元件的长L和宽W分比为1.04um和0.13um，但是随着半导体器件尺寸的不断减小，特别是当器件的尺寸降低到28nm以下,要求所述熔丝元件的尺寸相应的降低到0.15um和0.03um,当所述熔丝元件尺寸降至0.15um和0.03um时，给器件制备带来更大的挑战，其中，最为突出的问题是制备得到的熔丝元件的均一性很差，直接导致器件性能降低。
[0006]因此，在器件尺寸不断缩小的情况下，如何制备更加均一的熔丝元件，以及如何降低电可编程熔丝结构的编程电压、确保使用过程中电阻不发生变化是目前亟需解决的问题。
【发明内容】
[0007]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0008]本发明为了克服目前存在问题，提供了一种半导体器件的电可编程熔丝的制备方法，包括:
[0009]提供半导体衬底以及位于所述衬底上的介电层；
[0010]在所述介电层上形成半导体材料层；
[0011]图案化所述半导体材料层，以形成熔丝元件、虚拟熔丝元件、第一端部和第二端部，其中所述第一端部和所述第二端部通过所述熔丝元件和虚拟熔丝元件相连；
[0012]去除部分所述虚拟熔丝元件，以使所述第一端部和所述第二端部之间虚拟熔丝元件断开。
[0013]作为优选，所述方法还包括以下步骤:
[0014]在所述半导体材料层上形成自对准硅化物和接触孔蚀刻停止层，然后在所述第一端部和所述第二端部上形成多个接触孔，形成接触阵列，用于电连接。
[0015]作为优选，所述方法还包括在所述半导体材料层的侧壁上形成间隙壁。
[0016]作为优选，所述第一端部和所述第二端部为方形。
[0017]作为优选，所述第一端部和所述第二端部与所述熔丝元件连接部位呈三角形状。
[0018]作为优选，去除部分所述虚拟熔丝元件的方法为:
[0019]在所述衬底上形成图案化的掩膜层，以所述掩膜层为掩膜蚀刻所述虚拟熔丝元件，以断开所述虚拟熔丝元件。
[0020]作为优选，所述虚拟熔丝元件中去除的部分的形状为方形或者梯形。
[0021]作为优选，所述半导体材料层为多晶硅层。
[0022]作为优选，所述介电层为浅沟槽隔离氧化物层。
[0023]作为优选，所述虚拟熔丝元件位于所述熔丝元件的两侧。
[0024]作为优选，所述虚拟熔丝元件对称的分布于所述熔丝元件的两侧。
[0025]作为优选，所述第一端部为阴极或阳极，所述第二端部对应的为阳极或者阴极。
[0026]本发明还提供了一种上述方法制备得到的电可编程熔丝结构。
[0027]本发明在衬底上形成靠近熔丝元件的虚拟熔丝元件，通过所述方法使制备得到的熔丝元件的长度和宽度都进一步降低，达到了 28nm器件的需求，而且在衬底上形成靠近熔丝元件的虚拟熔丝元件可以在蚀刻制备熔丝结构时得到具有良好均一性的熔丝结构，提高了器件的性能。同时本发明所述的熔丝结构能够非常容易的获得高而且一致的最终电阻，由此避免了断裂或者凝聚的有害影响并避免了相邻器件之间的损害，本发明所述结构有利于允许较低的编程电压、电流和/或编程时间。此外，本发明所述方法在断开所述虚拟熔丝元件时不需要增加额外的掩膜层，因此其成本不会提高。
【专利附图】
【附图说明】
[0028]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
[0029]图1-2为现有技术中所述电可编程熔丝俯视图；
[0030]图3-7为本发明中所述电可编程熔丝俯视图；
[0031]图8为本发明所述电可编程熔丝截面图；
[0032]图9为制备本发明所述电可编程熔丝的流程示意图。【具体实施方式】
[0033]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0034]为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述图像传感器以及制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0035]应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0036]现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
[0037]本发明提供了一种电可编程熔丝结构的制备方法，下面结合图3-8对所述方法做进一步说明:
[0038]首先参照图3，图3为所述电可编程熔丝结构的俯视图，图8为电可编程熔丝结构的剖视图；
[0039]首先提供半导体衬底，图3和图8中均为示出，所述半导体衬底可以是以下所提到的材料中的至少一种:绝缘体上娃(SOI)、绝缘体上层叠娃(SSOI)、绝缘体上层叠锗化娃(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等，在该半导体衬底中还可以形成其他有源器件。在本发明中优选绝缘体上硅(SOI )，所述绝缘体上硅(SOI)包括从下往上依次为支撑衬底、氧化物绝缘层以及半导体材料层，其中所述顶部的半导体材料层为单晶硅层、多晶硅层、SiC或SiGe。由于SOI被制成器件有源区下方具有氧化物绝缘层，该氧化物绝缘层埋置于半导体基底层，从而使器件具有更加优异的性能，但并不局限于上述示例。
[0040]然后在所述衬底上形成介电层206，所述介电层用于实现隔离，所述介电层可以为浅沟槽隔离氧化物层，还可以为局部氧化层，并不局限于所述示例，然后在所述介电层上形成半导体材料层，其中所述半导体材料层为单晶硅层、多晶硅层、SiC或SiGe，在本发明中优选为多晶硅层，所述半导体材料层可以选用减压外延、低温外延、选择外延、液相外延、异质外延以及分子束外延等方法形成。
[0041]然后图案化所述半导体材料层，图案化所述半导体材料层，以形成熔丝元件、虚拟熔丝元件、第一端部202和第二端部202 ,，其中所述第一端部和所述第二端部通过所述熔丝元件201和虚拟熔丝相连203 ；[0042]其中，所述第一端部或者第二端部可以为方形或者角形，如图6所示，所述第一端部和所述第二端部为方形；如图2所示，所述第一端部和所述第二端部为角形，具体地，所述第一端部和所述第二端部与所述熔丝元件、虚拟熔丝连接部位呈三角形状，但是所述形状仅仅是示例性的，并不局限于上述两种情况。所述第一端部为阴极或阳极，所述第二端部对应的为阳极或者阴极。
[0043]当所述第一端部和所述第二端部与所述熔丝元件连接部位呈三角形状时，所述连接部位处所述第一端部和第二端部边缘与所述熔丝元件的边缘形成的钝角Θ为110。-150。，优选为 135°。
[0044]图案化所述半导体材料层，具体地，在所述衬底上形成图案化的掩膜层，以所述图案化的掩膜层蚀刻所述半导体材料层，形成图2或者图6所示的图案，形成多个位于所述熔丝元件201两侧的虚拟熔丝元件203，通过所述方法利用所述虚拟熔丝元件可以使制备得到的熔丝元件201的尺寸更小，以达到目标尺寸，并且能够具有良好地均一性，通过虚拟熔丝元件的设置可以使本发明所述熔丝器件的长度L降低到0.15um,宽度降至0.03um，满足28nm及以下尺寸器件的需求。
[0045]作为优选，所述虚拟熔丝元件对称的分布于所述熔丝元件的两侧，所述虚拟熔丝元件的长度可以大于或者等于所述熔丝元件的长度，如图6所示，所述虚拟熔丝元件的长度可以等于所述熔丝元件的长度，如图2所示，虚拟熔丝元件的长度可以大于所述熔丝元件的长度，并且所述虚拟熔丝元件的长度沿远离所述熔丝元件的方向依次增加。
[0046]然后去除部分所述虚拟熔丝元件，以使所述第一端部和所述第二端部之间虚拟熔丝元件断开；去除部分所述虚拟熔丝元件的方法为:在所述衬底上形成图案化的掩膜层，以所述掩膜层为掩膜蚀刻所述虚拟熔丝元件，以去除并断开所述虚拟熔丝元件，所述虚拟熔丝元件中去除的部分的形状为方形或者梯形。
[0047]具体地，如图4所示，所述第一端部和所述第二端部为角形，与所述熔丝元件、虚拟熔丝连接部位呈三角形状，在形成图案后，蚀刻去除的部分为方形，当蚀刻去除的部分为梯形时即可得到如图5所示的图案，但是蚀刻去除的部分并不局限于上述两种情况。
[0048]此外，如图6所示，当所述第一端部和所述第二端部为方形，蚀刻去除部分也为方形时，即可得到如图7所示的图案，当所述第一端部和所述第二端部为方形，蚀刻去除的部分仍然可以为梯形，同样也并不局限于上述两种形状。
[0049]在本发明中，所述第一端部、第二端部以及去除的虚拟熔丝的形状并不局限于上述几种情况，而且所述端部形状和所述去除部分的形状可以任意组合。
[0050]然后在所述半导体材料层上形成自对准硅化物和接触孔蚀刻停止层，然后在所述第一端部和所述第二端部上形成多个接触孔，形成接触阵列，用于电连接，其中所述接触孔规则排列形成接触孔阵列，第一端部和第二端部中具有两排接触孔，每排两个，作为进一步的优选，所述接触孔为2X2的方形接触孔；所述设置仅仅是示例性的，本发明并不仅仅局限于所述设置。其中所述自对准硅化物和接触孔蚀刻停止层的沉积蚀刻以及接触孔的形成均可以参照本领域常用的方法，在此不再赘述。
[0051]本发明还提供了一种上述方法制备得到的电编程熔丝结构，包括:
[0052]熔丝元件；
[0053]由熔丝元件互连的第一端部和第二端部；[0054]其中所述第一端部和所述第二端部通过所述熔丝元件；
[0055]所述器件还包括断开的虚拟熔丝元件；
[0056]具体地，所述电可编程熔丝结构包括第一端部和第二端部，并通过所述熔丝元件连接；其中所述第一端部和第二端部中具有多个接触孔，所述接触孔用于与所述第一端部和第二端部底部的多晶硅电连接，其中所述接触孔规则排列形成接触孔阵列，作为优选，第一端部和第二端部中具有两排接触孔，每排两个，作为进一步的优选，所述接触孔为2X2的方形接触孔；所述设置仅仅是示例性的，本发明并不仅仅局限于所述设置。作为优选，由于所述第一端部和第二端部上由于设置多个接触孔，因此，所述第一端部和第二端部的宽度要大于所述熔丝元件。
[0057]作为优选，在本发明中所述第一端部和所述第二端部与所述熔丝元件连接部位呈三角形状，而远离熔丝元件的一端为矩形，为了方便理解可以将所述第一端部和第二端部看成是一个矩形加上一个三角形而形成的图形，其中所述三角形的一段与所述熔丝元件相连接，并且在所述第一端部、第二端部与所述熔丝元件相接触的地方，所述第一端部和第二端部边缘与所述熔丝元件的边缘形成的钝角为110-150° ,优选为135°。
[0058]图8为本发明所述电可编程熔丝截面图，所述熔丝元件包括:绝缘层206，位于半导体衬底上；半导体材料层204，例如多晶硅层，位于所述绝缘层206上；自对准硅化物层205，位于所述多晶硅层上；接触孔蚀刻停止层207，例如氮化物层，位于所述硅化物层上。
[0059]所述熔丝元件还包括位于半导体衬底上的绝缘层201，所述绝缘层201可以为氧化物绝缘层，所述氧化物绝缘层可以为浅沟槽隔离氧化物，所述浅沟槽隔离氧化物的形成可以选用本领域常用方法，所以在此不再做详细说明。
[0060]位于该绝缘层201上方的可以为多晶硅层204，所述多晶硅层可以为P型掺杂或N型掺杂，例如利用硼或砷的掺杂剂注入晶体硅，具体地，可以在晶体硅的一侧注入硼，在另一侧注入砷，还可以选用其他方式，并不局限于该实施例。
[0061]位于所述多晶硅层上方的为自对准硅化物层，作为优选所述自对准硅化物层为氮
化娃层。
[0062]所述熔丝元件还包括接触孔蚀刻停止层，位于所述自对准硅化物层上。
[0063]作为优选，在本发明中所述熔丝元件中晶体半导体主体的侧壁基本上被填充介质所包围，所述填充介质优选基本上不在所述晶体半导体主题上施加额外应力，也优选填充介质最小化掺杂剂从晶体半导体主体的向外扩散，在本发明中优选为氧化物，例如二氧化硅等。
[0064]本发明在衬底上形成靠近熔丝元件的虚拟熔丝元件，通过所述方法使制备得到的熔丝元件的长度和宽度都进一步降低，达到了 28nm器件的需求，而且在衬底上形成靠近熔丝元件的虚拟熔丝元件可以在蚀刻制备熔丝结构时得到具有良好均一性的熔丝结构，提高了器件的性能。同时本发明所述的熔丝结构能够非常容易的获得高而且一致的最终电阻，由此避免了断裂或者凝聚的有害影响并避免了相邻器件之间的损害，本发明所述结构有利于允许较低的编程电压、电流和/或编程时间。此外，本发明所述方法在断开所述虚拟熔丝元件时不需要增加额外的掩膜层，因此其成本不会提高。
[0065]图9为本发明所述熔丝器件的制备流程图，包括以下步骤:
[0066]步骤201提供半导体衬底以及位于所述衬底上的介电层；[0067]步骤202在所述介电层上形成半导体材料层；
[0068]步骤203图案化所述半导体材料层，以形成熔丝元件、虚拟熔丝元件、第一端部和第二端部，其中所述第一端部和所述第二端部通过所述熔丝元件和虚拟熔丝元件相连；
[0069]步骤204去除部分所述虚拟熔丝元件，以使所述第一端部和所述第二端部之间虚拟熔丝元件断开。
[0070]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种电可编程熔丝结构的制备方法，包括: 提供半导体衬底以及位于所述衬底上的介电层； 在所述介电层上形成半导体材料层； 图案化所述半导体材料层，以形成熔丝元件、虚拟熔丝元件、第一端部和第二端部，其中所述第一端部和所述第二端部通过所述熔丝元件和虚拟熔丝元件相连； 去除部分所述虚拟熔丝元件，以使所述第一端部和所述第二端部之间虚拟熔丝元件断开。
2.根据权利要求1所述的方法，其特征在于，所述方法还包括以下步骤: 在所述半导体材料层上形成自对准硅化物和接触孔蚀刻停止层，然后在所述第一端部和所述第二端部上形成多个接触孔，形成接触阵列，用于电连接。
3.根据权利要求1或2所述的方法，其特征在于，所述方法还包括在所述半导体材料层的侧壁上形成间隙壁。
4.根据权利要求1所述的方法，其特征在于，所述第一端部和所述第二端部为方形。
5.根据权利要求1所述的方法，其特征在于，所述第一端部和所述第二端部与所述熔丝元件连接部位呈三角形状。
6.根据权利要求1、4或5所述的方法，其特征在于，去除部分所述虚拟熔丝元件的方法为: 在所述衬底上形成图案化的掩膜层，以所述掩膜层为掩膜蚀刻所述虚拟熔丝元件，以断开所述虚拟熔丝元件。
7.根据权利要求6所述的方法，其特征在于，所述虚拟熔丝元件中去除的部分的形状为方形或者梯形。
8.根据权利要求1所述的方法，其特征在于，所述半导体材料层为多晶硅层。
9.根据权利要求1所述的方法，其特征在于，所述介电层为浅沟槽隔离氧化物层。
10.根据权利要求1所述的方法，其特征在于，所述虚拟熔丝元件位于所述熔丝元件的两侧。
11.根据权利要求10所述的方法，其特征在于，所述虚拟熔丝元件对称的分布于所述熔丝元件的两侧。
12.根据权利要求1所述电可编程熔丝结构，其特征在于，所述第一端部为阴极或阳极，所述第二端部对应的为阳极或者阴极。
13.—种如权利要求1-12之一所述方法制备得到的电可编程熔丝结构。
【文档编号】H01L21/768GK103855076SQ201210514582
【公开日】2014年6月11日 申请日期:2012年12月4日 优先权日:2012年12月4日
【发明者】甘正浩, 俞少峰, 朱志炜 申请人:中芯国际集成电路制造(上海)有限公司