具有凹陷沟道膜和突变结的mosfet的制作方法
【专利摘要】公开了具有凹陷沟道和突变结的MOSFET和用于制造该MOSFET的方法。所述方法包括在虚设栅极处于适当位置时制造源极和漏极延伸。所述源极/漏极延伸与硅衬底产生扩散结。所述方法包括除去所述虚设栅极以及在所述硅衬底中蚀刻凹陷。所述凹陷与所述源极和漏极结的至少一部分相交。然后，通过生长硅膜以至少部分填充所述凹陷而形成沟道。所述沟道与源极和漏极具有陡峭结，而保留在沟道下方的未被蚀刻的硅具有与源极和漏极的扩散结。由此，可以产生在同一晶体管中具有两个结区（陡峭和扩散）的MOSFET。
【专利说明】具有凹陷沟道膜和突变结的MOSFET
【技术领域】
[0001]本发明总体上涉及在绝缘体上半导体(SOI)衬底上制造的金属氧化物半导体场效应晶体管(MOSFET)。特别地，本发明涉及具有SOI层内的凹陷沟道膜的MOSFET。所述凹陷沟道膜形成突变结。
【背景技术】
[0002]2006年5月9日授予Ieong等的美国专利7，041，538B2描述了一种SOI衬底上的高性能CMOS器件，其具有凹陷在SOI层中的栅极以及具有晕环(halo)和延伸注入物的离子注入源极/漏极区。
[0003]2005年9月6日授予Zhu等的美国专利6，939，751B2描述了一种升高源极漏极场效应器件，其具有凹陷在位于SOI层上的硅锗膜内的沟道。
[0004]2010年I月26日授予Cartier等的美国专利7，652，332B2描述了绝缘体上极薄硅晶体管，其具有升高的源极/漏极、高介电常数(高k)氧化物和金属栅极。
[0005]2008年9月30日授予Diaz等的美国专利7，429，769B2描述了一种凹陷沟道场效应晶体管(FET)。
[0006]在2009IEEE International Electron Device Meeting, December7-9, 2009中出版的 K.Cheng 等的名称为 “Extremely Thin SOI (ETSOI) CMOSwith Record LowVariability for Low Power System-on-Chip Applications，，的文章中，公开了一种在ETSOI衬底上制造CMOS晶体管的方法。
[0007]在IEEE VLS1-TSA International Symposium on VLSITechnology, April25 - 27, 2005 中出版的 B.Doris 等的名称为 “Ultra-thin SOIreplacement gate CMOS with ALD TaN/high-k gate stack”的文章中，公开了使用替代栅衬底在ETSOI衬底上构建的器件。
[0008]在B.Doris 等的名称为“FD SOI for Low Power CMOS”的报告(可从 http://www.soiconsortium.0rg/pdf/fullydepletedsoi/FD%20S0I%20for%20Low%20Power%20CM0S.pdf获得)中，回顾了器件性能挑战和可能解决方案的总结。一些可能的解决方案包括使用ETSOT衬底制造的各种器件。
[0009]在Semiconductor International 中于 2010 年 I 月 I 日出版的 D.Lammers 的名为“CMOS Transitions to22andl5nm”的文章中，描述了在小于或等于22nm的基本规则下FET的器件结构和可能制造方法。可能的器件包括ETSOI衬底上的平面M0SFET。
[0010]在J.Kavalieros 等的名称为“Tr1-Gate Transistor Architecture withHigh-k Gate Dielectrics, Metal Gates and Strain Engineering，，的文章(可从 http://download, intel.com/technology/silicon/tr1-gate_paper_VLSI_0606.pdf 获得)中，作者描述了 SOI上的具有凹陷源极和漏极的非平面MOSFET。
【发明内容】
[0011]本发明的目的是提供一种用于在SOI衬底上制造MOSFET的方法。该方法包括在所述衬底的SOI层上的替代栅工艺，在所述衬底中形成了升高的源极漏极或离子注入源极漏极。在这一点上，源极和漏极具有扩散结。将绝缘体放置在所述衬底上，然后除去虚设栅极以暴露SOI层的一部分。接下来，在SOI层中形成凹陷以便除去SOI层的一部分并且留下SOI层的剩余部分。所述凹陷工艺也除去了所述扩散结的一部分。在所述凹陷中，形成沟道膜，得到衬底的源极漏极掺杂区域与沟道膜之间的陡峭(sharp)结。最后，形成高电介电常数材料和金属栅极。
[0012]根据本发明的另一方面，SOI衬底具有:掺杂的源极和漏极、位于所述掺杂的源极和漏极之间的沟道膜、以及位于所述沟道膜下方的剩余SOI层。
[0013]根据本发明的又一方面，一种MOSFET具有:具有掺杂的源极和漏极的SOI衬底和布置在它们之间的凹陷的沟道膜。所述沟道膜位于剩余的SOI层上方。具有开口的绝缘体层位于所述衬底上。高介电常数材料为所述绝缘体中的所述开口加衬并且金属栅极填充所述开口。
[0014]本发明的优点是改善的短沟道控制。特别地，使用本发明，改善了称为漏极感应势垒降低(DIBL)的短沟道效应。理想地，栅极完全控制晶体管的导通/关断状态，但是实际上，漏极也有影响。漏极对控制晶体管的导通/关断状态的影响被称为DIBL。在理想状态下，漏极对晶体管的导通/关断状态的控制是很小的，并且因此，理想地，对于长沟道器件，DIBL等于OmV。栅极长度为25nm的短沟道器件的DIBL的TCAD仿真显示了，对于本发明，得到106mV的值，相比之下，对于没有本发明益处的ETSOI结构，得到172mV。因此使用本发明的晶体管更接近理想DIBL。
[0015]本发明与其它技术相比的另一优点是提高的器件驱动电流。对于本发明，仿真显示，在相当的晶体管截止电流(U)下，使用本发明的陡峭结，导通电流(Im)比传统薄膜SOI结构大致高17%。
[0016]结合对附图的描述，本发明的其它特征和优点将变得显而易见，其中在所有图中相同的编号表不相同或相似的部分。
【专利附图】
【附图说明】
[0017]图1是根据本发明实施例的用于制造具有凹陷沟道和突变结的MOSFET的步骤的流程图；
[0018]图2A是根据本发明实施例的方法的第一步骤，示出了 SOI衬底；
[0019]图2B是根据本发明实施例的方法的第二步骤，示出了具有虚设栅极的SOI衬底；
[0020]图2C是根据本发明实施例的方法的第三步骤，示出了具有虚设栅极的SOI衬底；
[0021]图2D示出了根据本发明实施例在制造源极/漏极延伸之后形成的矩形结轮廓；
[0022]图2E示出了根据本发明实施例在制造源极/漏极延伸之后形成的斜坡结轮廓；
[0023]图2F示出了根据本发明实施例的结形状和相对于穿过虚设栅极绘制的垂直中心线的位置；
[0024]图2G示出了根据本发明实施例相对于沿着虚设栅极的侧壁绘制的垂直线的结位置；
[0025]图2H示出了根据本发明实施例具有在点c和d之间测量的掺杂剂梯度的MOSFET ；
[0026]图21示出了根据本发明实施例的掺杂剂梯度分布；
[0027]图2J是根据本发明实施例的方法的第四步骤，示出了具有被平面化以便与虚设栅极共面的绝缘体层的MOSFET ；
[0028]图2K是根据本发明实施例的方法的第五步骤，示出了在除去虚设栅极之后的MOSFET ；
[0029]图2L是根据本发明实施例的方法的第五步骤，示出了在除去虚设栅极以及形成可选的衬里间隔物之后的MOSFET ；
[0030]图2M是根据本发明实施例的方法的第六步骤，示出了具有通过非原位各向异性蚀刻工艺形成的凹陷的MOSFET ；
[0031]图2N是根据本发明实施例的方法的第六步骤，示出了具有通过非原位各向同性蚀刻工艺形成的凹陷的MOSFET ；
[0032]图20是根据本发明实施例的方法的第六步骤，示出了具有通过原位蚀刻工艺形成的凹陷的MOSFET ；
[0033]图2P是根据本发明实施例的方法的第六步骤，示出了具有通过部分填充工艺形成的沟道的MOSFET ；
[0034]图2Q是根据本发明实施例的方法的第六步骤，示出了具有两个结区的MOSFET ；
[0035]图2R是示出了根据本发明实施例的具有两个结区的MOSFET的掺杂剂浓度对距离曲线；
[0036]图2S是所述方法的第八步骤，示出了具有高介电常数材料和金属栅极的MOSFET ；
[0037]图3示出了具有突变结并且通过本发明的完全外延回生长(full-ep1-grow-back)实施例制造的 MOSFET ；
[0038]图4示出了根据本发明实施例的没有偏移间隔物的MOSFET ；以及
[0039]图5示出了具有突变结并且通过本发明的部分外延回生长(partial-ep1-grow-back)实施例制造的 MOSFET。
【具体实施方式】
[0040]本发明的基本原理是在MOSFET晶体管中产生突变结的方法。将结合图1和图2A-2S描述该方法。本发明也包括将结合图3-5描述的具有凹陷沟道和陡峭结的结构。在本申请文件中术语陡峭和突变可互换地使用。与以下实施例相结合地进行本发明的详细描述。
[0041]制造具有凹陷沟道和陡峭结的MOSFET的方法
[0042]图1是根据一个实施例的制造具有凹陷沟道和突变结的MOSFET的步骤的流程图5 ;步骤10是提供衬底，步骤20是在衬底上形成虚设栅极；步骤30是在衬底中形成结；步骤40是形成绝缘层；步骤50是除去虚设栅极以暴露结之间的衬底的部分；步骤60是蚀刻衬底的暴露部分以形成凹陷；步骤70是在所述凹陷中形成包含硅的外延层(也称为“印i”)以制造沟道；步骤80是沉积高介电常数材料(此处，“高k”)并且形成栅极叠层。将在下文中详细讨论所述步骤中的每一个。本领域技术人员将认识到步骤编号(10、20、30等)并不必然指示执行步骤的顺序；更确切地，步骤编号只是步骤识别的手段。
[0043]提供衬底
[0044]制造具有陡峭或突变结的MOSFET的步骤10是提供衬底100，如图2A所示。衬底100可以是绝缘体上半导体衬底(S0I)，并优选是绝缘体上极薄半导体衬底(ETS0I)。[0045]所有SOI衬底均由三部分制成:底部体半导体110部分、掩埋绝缘体105部分(称为“BOX”)以及B0X105顶上的半导体层112。在本申请中，BOX顶上的半导体被称为“SOI” 112或“SOI层”112。在本申请中，SOI衬底作为整体(B卩，所有的三个层:体105、B0X110和S0I112)被称为“SOI衬底” 100。注意，对于SOI衬底100，衬底102的顶表面等于SOI112层的顶表面。
[0046]继续参照图2A，可以由注入工艺或接合工艺形成B0X105。典型地，BOX的绝缘层是氧化物，优选是二氧化硅。S0I112层可以是硅、掺杂有常规的“η”或“p”杂质的硅、硅锗(SiGe)、硅锗碳(SiGeC)、碳化硅(SiC)、II1-V 半导体化合物(例如 In1^xGaxAs, InP、GaAs)或其它变型。SOI层112的厚度可以变化。ETSOI衬底的SOI层112的厚度可以为2nm到50nm,但是优选为2nm到20nm或者二者之间的任何其它范围。
[0047]制诰虚设柵极
[0048]形成具有陡峭或突变结的MOSFET的步骤20是制造虚设栅极。图2B示出了具有使用常规构图技术形成的虚设栅极15的SOI衬底100。尽管虚设栅极115被示为单个矩形，但是其优选由多种材料构成，并且甚至更优选地，所述多种材料以层的形式层叠。例如，所述虚设栅极可以由薄氧化物(优选SixOyHz)顶上的氮化硅(SixNyH)形成，或者由多晶硅上的氮化物盖层(SixNyHz)形成。在任一种情况下，虚设栅极电介质117 (优选SixOyHz)可以位于虚设栅极115与SOI层112之间。层的排序和材料的其它变型也是可接受的，只要虚设栅极115的最后的(顶)层具有足够的停止(蚀刻或CMP)属性。虚设栅极的总高度可以在从20nm到IOOnm的范围内变化或者在二者之间的任何其它范围内变化。在使用升高的源极/漏极的实施例中，虚设栅极的总高度(虚设栅极电介质117 (如果有)和虚设栅极115的高度之和)必须超过升高的源极/漏极的高度。通常，所述总高度超过升高的源极漏极5nm到40nm或者二者之间的任何其它范围。优选地，所述总的栅极高度超过升高的源极漏极高度15nm到30nm。注意,升高的源极漏极高度可以在从IOnm到50nm的范围内或者二者之间的任何其它范围内变化，并且优选在从20nm到30nm的范围内变化。
[0049]形成结`
[0050]参考图2C，制造具有陡峭结的MOSFET的第三步骤30涉及形成结。通常来说，结29是具有不相似的掺杂的两个区域相遇的地方。掺杂的差别可以在于掺杂剂的类型(例如，η或P)或者在于掺杂剂浓度水平(重掺杂对轻掺杂)或者二者。
[0051]为了形成结，制造掺杂的源极和漏极。有很多方式来制造源极和漏极，所述方式包括但不限于:(1)生长原位掺杂的升高的源极和漏极，之后进行退火；(2)向衬底中诸如离子，之后进行退火；(3)生长升高的源极和漏极，向升高的源极和漏极中诸如离子，之后进行退火；以及(4)上述方式的任何适当的组合。所述方法中的任何方法可以采用在源极/漏极形成之前形成在虚设栅极侧壁上的可选的偏移间隔物135。可选的偏移间隔物135可以由氮化硅(SixNyHz)、氧化硅(SiOxHy)或其它材料制成。
[0052]图2C示出了由生长原位掺杂的升高的源极和漏极并且之后进行退火的第一种方法制造的升高的源极/漏极。此处，通过外延形成升高的源极120和升高的漏极120。然后，对升高的源极和漏极120进行退火，该退火将掺杂剂中的一些从升高的源极和漏极120驱逐到衬底100中，更具体地，驱逐到SOI层112的一部分中，以形成源极/漏极延伸125。源极/漏极延伸125与SOI层112的结129用将掺杂的延伸125与SOI层112分开的线表示。结129是轻掺杂的(或未掺杂的)SOI与较重掺杂(或者具有不同掺杂种类的)源极/漏极延伸125相遇的地方。
[0053]注意，如果使用第二种方法，在一个实施例中，在离子注入工艺之后进行退火的方法，则(I)没有升高的源极/漏极120并且(2)源极和漏极取代源极和漏极延伸125。在那种情况下，结129是未/轻掺杂的SOI层112与较重掺杂的源极和漏极相遇的地方。或者，可以在升高的源极/漏极外延工艺之前或之后执行离子注入工艺。
[0054]在本申请中，升高的源极/漏极工艺的源极/漏极延伸125以及离子注入工艺的源极/漏极将统称为“掺杂SO1-源极-漏极”。
[0055]下面的段落将进一步在如下方面讨论结129 (I):结的轨迹，(2)结的位置，(3)结的陡度以及(4)结的宽度。
[0056]结129可以具有不同的轨迹，这又导致不同的掺杂SO1-源极-漏极形状。例如，如果结很大程度上是垂直的，则所得到的掺杂SO1-源极-漏极125的形状是矩形的，见图2D (注意为了清楚起见升高的源极/漏极和虚设栅极特征被移除)。如果结是倾斜的，则所得到的掺杂SO1-源极-漏极125的形状是梯形的，见图2E(注意为了清楚起见升高的源极/漏极和虚设栅极特征被移除)。图2F示出了一个优选实施例，其中结是倾斜的从而在SOI层112的顶部102，结更靠近从虚设栅极的中心绘制的垂直线136 (见图2F中的“a”);并且随着结129更深地移入SOI层112中，结更远离从虚设栅极的中心绘制的垂直线136(见图2F中的“b”)。因此，在一个优选实施例中，结的顶部到栅极中心线136的距离小于结的底部到栅极中心线136的距离；参考图2F，这意味着a〈b。结的深度和轨迹由包括如下的因素决定=SOI层112的厚度、掺杂剂种(species)、退火时间和温度；如果使用离子注入，诸如能量和角度；以及如果使用升高的源极漏极，升高的源极漏极的高度；以及其它因素。
[0057]结129的位置可以相对于从虚设栅极的侧壁绘制的垂直线137变化。在图2G所示的优选实施例中，结129是倾斜的，从而结的顶部129a (以及掺杂SO1-源极/漏极125的一部分)位于虚设栅极115下方并且在从虚设栅极侧壁延伸的垂直线137内，而结的底部12% (以及掺杂SO1-源极/漏极125的一部分)不位于虚设栅极下方并且在栅极区域外延伸。应当注意，结相对于虚设栅极的确切位置可以变化。例如，结的顶部可以与可选的偏移间隔物135齐平(S卩，对准)，或者要不然可以并不直接在虚设栅极115下方。重要的是，在步骤60 (下文中将讨论)期间，在衬底被蚀刻以形成凹陷时结的一部分被蚀刻。结129相对于虚设栅极115的侧壁137的位置由诸如虚设栅极115的宽度、偏移间隔物135的存在和宽度、上段末尾讨论的深度和轨迹的因素决定，并且在升高的源极/漏极120应用中，由升高的源极/漏极的形状决定。
[0058]结的陡度由掺杂剂梯度限定。一般而言，掺杂剂梯度是给定距离上掺杂浓度的变化(即，掺杂浓度对距离的曲线的斜率)。参考图21，示出了在图2H的给定距离“c-d”上的掺杂浓度变化。距离“c-d”在SOI层112开始于点C，横跨结129并且在源极/漏极延伸125中在点d结束。图21是距离“c-d”(在X轴上)上的掺杂剂浓度(掺杂剂/cm3)(在y轴上)的曲线。该曲线具有三个不同的区域。在开始于点“c”的第一区域(I)，掺杂剂浓度相对恒定。向着结129移动，到达第二区域(II)，在第二区域，浓度开始增加从而在曲线中产生斜坡。向着点d移动，到达第三区域(III)，在第三区域在源极/漏极延伸125中实现标称的掺杂水平。区域II中的浓度对距离的斜坡限定了结的陡度。斜坡的宽度限定了结宽度。陡坡和小宽度表示陡峭或突变结。不是那么陡峭的斜坡(浅斜坡)和更大的宽度表示非陡峭(扩散)结。无论PFET还是nFET，突变结的典型斜率在0.5nm每十倍(perdecade)(掺杂剂浓度)到3nm每十倍(掺杂剂浓度)的范围内或者二者之间的任何其它范围内。典型的陡峭结宽度为5nm到IOnm或者二者之间的任何其它范围。无论pFET还是nFET，扩散结的斜率在3nm每十倍(掺杂剂浓度)到IOnm每十倍(掺杂剂浓度)的范围内或者二者之间的任何其它范围内。对于扩散结典型的结宽度为3到20nm或二者之间的任何其它范围。图21示出了具有宽结的浅斜坡，因此形成了扩散结。在下表中总结了结特征。
[0059]
[0060]
【权利要求】
1.一种制造金属氧化物半导体场效应晶体管(MOSFET)的方法，包括: 提供绝缘体上半导体层(SOI层)； 在所述SOI层上形成虚设栅极； 通过掺杂所述SOI层以形成掺杂的SO1-源极-漏极，形成多个第一结； 在所述SOI层之上形成绝缘层； 除去所述虚设栅极，形成所述SOI层的暴露部分； 蚀刻所述SOI层的所述暴露部分，其中所述蚀刻: (i)在所述SOI层中形成凹陷； (ii)在所述凹陷下方留下所述SOI层的剩余部分；以及 (iii)除去所述第一结的至少一部分； 使用膜至少部分填充所述凹陷以形成沟道膜以及在所述沟道膜与所述掺杂的SO1-源极-漏极之间的多个第二结； 在所述沟道膜之上沉积高介电常数材料；以及 形成与所述高介电常数材料接触的金属栅极叠层。
2.根据权利要求1的方法，其中所述多个第一结位于所述掺杂的SO1-源极-漏极与所述SOI层相遇的位置处。·
3.根据权利要求1的方法，其中所述MOSFET是多栅极器件。
4.根据权利要求1的方法，其中所述MOSFET具有约5nm到约25nm并且在其间变化的栅极宽度。
5.根据权利要求1的方法，还包括: 在形成所述第一结之前形成偏移间隔物。
6.根据权利要求1的方法，其中除去所述虚设栅极暴露所述第一结的至少一部分。
7.根据权利要求1的方法，其中蚀刻是各向同性的以产生底切。
8.一种绝缘体上半导体(SOI)衬底，包括: 所述衬底的顶表面； 掺杂的SO1-源极； 掺杂的SO1-漏极； 位于所述掺杂的SO1-源极和所述掺杂的SO1-漏极之间的沟道膜，其中所述沟道膜具有沟道顶表面；以及 位于所述沟道膜下方的剩余SOI层。
9.根据权利要求8的衬底，其中所述沟道膜的厚度大于剩余SOI层的厚度。
10.根据权利要求8的衬底，其中所述衬底顶表面高于所述沟道顶表面，由此产生从所述沟道膜顶表面到所述衬底顶表面的台阶高度。
11.根据权利要求10的衬底，其中所述台阶高度为约Inm到约IOnm并且在其间变化。
12.根据权利要求8的衬底，其中所述沟道膜与所述掺杂的SO1-源极和所述掺杂的SO1-漏极邻接，从而形成沟道-源极结和沟道-漏极结，其中所述沟道-源极结和所述沟道-漏极结是陡峭结。
13.根据权利要求8的衬底，其中所述剩余SOI层与所述掺杂的SO1-源极邻接并且与所述掺杂的SO1-漏极邻接，从而形成剩余-源极结和剩余-漏极结，其中所述剩余-源极结和所述剩余-漏极结是扩散结。
14.根据权利要求12的衬底，其中所述陡峭结具有约0.5nm每十倍到约3nm每十倍并且在其间变化的掺杂剂梯度。
15.根据权利要求12的衬底，其中所述扩散结具有约3nm每十倍到约IOnm每十倍并且在其间变化的掺杂剂梯度。
16.一种金属氧化物半导体场效应晶体管(MOSFET)，包括: 掺杂的SO1-源极； 掺杂的SO1-漏极； 位于所述掺杂的SOI层和掺杂的SO1-漏极之上的绝缘体层； 位于所述掺杂的SO1-源极和所述掺杂的SO1-漏极之间的沟道膜，其中所述沟道膜具有顶表面； 位于所述沟道膜之下的剩余SOI层； 在所述绝缘体中的开口，其中所述开口位于所述沟道膜的至少一部分之上； 与所述沟道膜的至少一部分接触的高介电常数材料；以及 与所述高介电常数材料相接触的金属栅极。
17.根据权利要求16的M0SFET，还包括: 约5nm到约25nm并且在其间变化的栅极宽度。
18.根据权利要求16的M0SFET，其中 所述沟道膜具有多个侧壁； 所述高介电常数材料具有多个外表面；以及 所述沟道膜侧壁中的至少一个与所述介电常数材料外表面之一垂直对准。
19.根据权利要求16的M0SFET，其中 所述沟道膜具有沟道膜宽度；以及 所述沟道膜宽度为约5nm到约50nm并且在其间变化。
20.根据权利要求16的M0SFET，还包括: 位于所述掺杂的SO1-源极之上的升高的源极；以及 位于所述掺杂的SO1-漏极之上的升高的漏极。
【文档编号】H01L21/00GK103582930SQ201280018022
【公开日】2014年2月12日 申请日期:2012年3月7日 优先权日:2011年4月14日
【发明者】程慷果, B·多里斯, A·卡基菲鲁兹, P·库尔卡尼 申请人:国际商业机器公司