专利名称：在半导体器件中制造凹陷栅极的方法
技术领域：
本发明涉及半导体器件制造，并且更具体地涉及在半导体器件中制造 凹陷栅极的方法。
背景技术：
在半导体器件的制造中，平面栅极形成方法用于在平面有源区上形成 栅极。然而，由于图案尺寸减小导致沟道长度减小，并且由于衬底的离子 注入掺杂浓度增加导致电场增加，因此导致结漏电流。这4吏得难以获得器 件的刷新(refresh )特性。为解决上述限制，已经提出三维凹陷栅极工艺作为替代的栅极形成方 法，该方法在蚀刻有源区之后形成初f极。凹陷栅极工艺使得能够增加沟道 长度并且降低离子注入掺杂浓度，因此改善器件的刷新特性。图1A 1C说明根据传统技术制造半导体器件中凹陷栅极的方法。在 此，每个附图的右部是沿线l-l'截取的截面图。参考图1A，蚀刻硅衬底11的器件隔离区以形成沟槽12,并且在沟槽 12中形成器件隔离层13。该工艺被称作浅槽隔离(STI)工艺。在所得结构上形成非晶碳层14，并且对所述非晶碳层14实施用于形 成凹陷区域的掩模工艺，由此形成光刻胶图案15。使用光刻胶图案15作为蚀刻阻挡层来蚀刻非晶碳层14。参考图1B，使用非晶碳层14作为蚀刻阻挡层，蚀刻硅衬底ll以形成 用作晶体管沟道的凹陷区域16。凹陷区域16也称为凹陷沟道。
参考图1C，在包括凹陷区域16的珪衬底11上形成栅极绝缘层17。 在^fr极绝缘层17上沉积导电层直至填充凹陷区域16，蚀刻沉积的导电层 以形成栅极18。然而，在半导体器件的超细图案化工艺期间，由于能够形成三维凹陷 栅极的凹陷区域的尺寸减小，所以在等离子体蚀刻工艺中凹陷区域16的底 部轮廓形成V-形轮廓。这导致其中称为角状物(horn) H的硅(Si)残留 于邻近器件隔离层13上部区域的角状物效应。硅残留物由通过非晶碳层的 碳的再沉积所获得的聚合物而产生。图2说明显示根据传统技术的角状物的扫描电子显微镜(SEM)照片。 由图2可看出角状物存在于邻近器件隔离层的上部区域。角状物H导致栅极绝缘层17的劣化。角状物H是应力集中点并且作 为漏电流源，由此降低器件制造良品率并且使得难以制造DRAM。角状物H由凹陷区域16的V形轮廓所引起，当以约卯。或更小的角度 (见图3)形成填隙(gap-filled)有器件隔离层13的沟槽12的侧壁时形 成所述V形4^廓。图3说明显示根据传统技术的填隙有器件隔离层的沟槽的侧壁角度的 SEM照片。由图3可看出所述沟槽形成为具有约卯。或更小的角度。发明内容、，，发明的实施方案涉，提供在半曰导体器件中制造凹陷栅极的方法，， 物。本发明的实施方案还涉及提供在半导体器件中形成凹陷沟道的方法， 该方法可进一步增加沟道长度同时减小凹陷沟道的线宽。根据本发明的一个方面，提供一种在半导体器件中制造凹陷栅极的方 法。所述方法包括蚀刻硅衬底以形成限定有源区的沟槽；形成填隙沟槽 的器件隔离层；在硅衬底上形成硬掩模层，所述硬掩模层包括氧化物层和 非晶碳层的堆叠结构，其中硬掩模层暴露有源区的沟道目标区；和通过使 用所述硬掩模层作为蚀刻阻挡层来对沟道目标区进行第 一蚀刻和第二蚀
刻以形成具有双重轮廓(dual profile)的凹陷区域，其中在除去非晶碳层 之后实施所述第二蚀刻。根据本发明的另一个方面，提供一种在半导体器件中形成凹陷沟道的 方法。所述方法包括在半导体衬底上形成硬掩模层，所述硬掩模层包括 钝化层和非晶碳层的堆叠结构，其中硬掩模层暴露半导体衬底的沟道目标 区；使用非晶碳层作为蚀刻阻挡层来蚀刻沟道目标区以形成第一凹陷区 域；除去非晶碳层；和使用钝化层作为蚀刻阻挡层来蚀刻第一凹陷区域的 底部以形成第二凹陷区域。根据本发明的另一个方面，提供一种在半导体器件中制造凹陷栅极的 方法。所述方法包括蚀刻硅衬底以形成限定有源区的沟槽；在沟槽中形 成器件隔离层；在硅衬底上形成硬掩模层，所述硬掩模层包括氧化物层和 非晶碳层，其中硬掩模层暴露有源区的沟道目标区；使用非晶碳层作为蚀 刻阻挡层来对沟道目标区进行第 一蚀刻以形成第 一凹陷区域；除去非晶碳 层；使用氧化物层作为蚀刻阻挡层来对第一凹陷区域的底部进行第二蚀刻 以形成第二凹陷区域，其中第二凹陷区域宽于第一凹陷区域。根据本发明的另 一个方面，提供在半导体器件中形成凹陷沟道的方法。 所述方法包括在半导体衬底上形成硬掩模层，所述硬掩模层包含钝化层 和非晶碳层，其中硬掩模层暴露半导体衬底的沟道目标区；使用非晶碳层 作为蚀刻阻挡层来蚀刻沟道目标区以形成第 一 凹陷区域；除去非晶碳层； 和使用钝化层作为蚀刻阻挡层来蚀刻第一凹陷区域的底部以形成第二凹 陷区域，其中第二凹陷区域宽于第一凹陷区域。
图1A~ 1C说明根据传统技术在半导体器件中制造凹陷栅极的方法。图2说明显示根据传统技术的角状物的SEM照片。图3说明显示根据传统技术的填隙有器件隔离层的沟槽的侧壁角度的 SEM照片。图4A~4F说明根据本发明一个实施方案在半导体器件中制造凹陷栅 极的方法。
图5说明显示根据本发明一个实施方案的角状物和凹陷区域的轮廓的 SEM照片。
具体实施方式
以下，将参考附图详细描述根据本发明的在半导体器件中制造凹陷栅 极的方法。应理解，在本发明中当诸如层、膜、图案和区域的要素/元件被称为在 另一个要素/元件"上/下"时，其可直接在另一个要素/元件之上/之下，或者 以可存在一个或更多的中间要素/元件。在本发明的实施方案中，在用于形成凹陷区域或凹陷沟道的凹陷蚀刻 工艺中，具有钝化层(例如氧化物层)和非晶碳层的堆叠结构的硬掩模层 用作蚀刻阻挡层。所述凹陷蚀刻工艺包括^使用非晶碳层作为蚀刻阻挡层 的第一凹陷蚀刻工艺和4吏用钝化层作为蚀刻阻挡层的第二凹陷蚀刻工艺。 第一凹陷蚀刻工艺和第二凹陷蚀刻工艺使用相同的蚀刻气体、相同的压 力、相同的源功率和相同的偏压功率来实施，并且在实施第二凹陷蚀刻工 艺之前预先移除非晶碳层。换言之，在没有存在非晶碳层的情况下实施第 二凹陷蚀刻工艺。在该情况下，在第二凹陷蚀刻工艺中产生的聚合物的量 小于在第一凹陷蚀刻工艺中产生的聚合物的量。因此，能够形成较宽的凹 陷区域并防止在邻近器件隔离层的区域中产生角状物。图4A~4F说明根据本发明一个实施方案在半导体器件中制造凹陷栅 极的方法。在此，每个附图的右部是沿线11-U'截取的截面图。参考图4A，浅槽隔离(STI)工艺用于形成填充硅衬底21中的沟槽 22的器件隔离层23.有源区由沟槽22限定，并且沟槽22可以形成为具有 约90。或更小的角度。在珪衬底21上形成硬掩模层24。硬掩模层24可包括氧化物层或非晶 碳层。优选地，硬掩模层24可包括氧化物层24A和非晶碳层24B的堆叠 结构。氧化物层24A也用作保护硅衬底21的表面的钝化层。在硬掩模层24上形成抗反射涂层(ARC) 25，并且对所得结构实施 用于形成凹陷区域的掩模工艺以形成光刻胶图案26。 ARC层25可以是有 机底部抗反射涂层(OBARC )o参考图4B,使用光刻胶图案26作为蚀刻阻挡层来蚀刻ARC层25和 硬掩模层24。使用如电容耦合等离子体(CCP)型或磁增强反应性离子蚀 刻(MERIE)型的等离子源实施这些蚀刻工艺。使用具有N2气体和02 气体混合物的等离子体并且通过同时施加源功率和偏压功率来蚀刻ARC 层25和非晶碳层24B。使用氧化物层24A作为蚀刻停止层来蚀刻非晶碳 层24B。此后，使用具有02气体以及CFx (例如，CF4 )气体和CHFx (例 如，CHF3)气体之一的混合物的等离子体来蚀刻氧化物层24A。参考图4C，移除光刻胶图案26和保留的ARC层25'。使用保留的非 晶碳层24B'作为蚀刻阻挡层，实施第一凹陷蚀刻工艺以蚀刻硅衬底21至 预定深度。通过第一凹陷蚀刻工艺形成第一凹陷区域27。使用变压器耦合 等离子体(TCP)或感应耦合等离子体(ICP)作为等离子源并且使用氯 基气体和溴基气体的混合物来实施第一凹陷蚀刻工艺。例如，优选以以下 条件实施第一凹陷蚀刻工艺HBr对Cl2的流量比为约5:l，施加约5毫托 至约20毫托的压力，约500 W至约1500 W的源功率，和约100 V ~约300 V的偏压功率。通过上述第一凹陷蚀刻工艺，第一凹陷区域27具有垂直轮廓并且具有 约200 A 约500 A的深度。在另一个实施方案中，第一凹陷蚀刻工艺可 以在用于蚀刻非晶碳层24B的腔室中原位实施。参考图4D，在用于实施第一凹陷蚀刻工艺的蚀刻设备中原位移除保留 的非晶碳层24B'。为此，使用约200 sccm至约1000 sccm的02等离子体 并且施加源功率而不施加偏压功率。参考图4E,使用保留的氧化物层24A，作为蚀刻阻挡层，实施第二凹 陷蚀刻工艺以蚀刻第一凹陷区域27的底部，由此形成第二凹陷区域28。 在此，在用于实施笫一凹陷蚀刻工艺和用于移除保留的非晶碳层24B'的蚀 刻i殳备中原位实施第二凹陷蚀刻工艺。例如，第二凹陷蚀刻工艺可以通过 使用氯基气体和溴基气体的混合物在TCP或ICP型的等离子体源下实施。 例如，优选笫二凹陷蚀刻工艺在以下务降下实施施加约10毫托至约30 毫托压力，约500 W至约1500 W的源功率，和约100 V至约300 V的偏 压功率。具体地，如果分别使用HBr和Cl2作为溴基气体和tJ^气体，那 么优选HBr对Cl2的流量比为约5:1。通过在上述蚀刻条件下蚀刻第一凹 陷区域27的底部形成的第二凹陷区域28具有随着第二凹陷区域28的深度 增加而逐渐加宽的轮廓。优选地，形成第二凹陷区域28深于第一凹陷区域 27，例如约700 A至约1000 A的厚度。
根据上述工艺，第一凹陷区域27和第二凹陷区域28构成具有不同的 顶部和底部轮廓的双重轮廓的凹陷区域100。由于以下原因，第一凹陷区域27和第二凹陷区域28具有不同的轮廓。由于使用保留的非晶碳层24B'作为蚀刻阻挡层来蚀刻第一凹陷区域 27，由于保留的非晶碳层24B'的碳而产生大量聚合物。产生的聚合物再沉 积使得蚀刻轮廓具有垂直的轮廓。另一方面，在除去保留的非晶碳层24B'之后形成笫二凹陷区域28，因 此产生相对少量的由碳导致的聚合物。因此，由于没有由碳聚合物导致的 蚀刻障碍，所以第二凹陷区域28宽于第一凹陷区域27。即，蚀刻第二凹陷区域28多于第一凹陷区域27。因此，可以抑制在 邻近器件隔离层23的区域中产生角状物，并且即使产生角状物，其高度可 以显著减小。具有双重轮廓的凹陷区域100具有加宽的轮廓，其中底部宽度比常规 凹陷区域的底部宽度大约几十纳米。因此，和传统技术不同，能够形成具 有最小化的角状物的凹陷区域。再次参考图4E，附图标记'P1，表示常规的 轮廓，附图标记'P2，表示根据本发明的一个实施方案的轮廓。由图4E可看 出根据本发明的实施方案的轮廓比常规的轮廓具有显著更低的角状物。在用于形成加宽的第二凹陷区域28的第二凹陷蚀刻务ft中，压力、功 率和气体比是非常重要的。优选地，在以下条件下实施第二凹陷蚀刻工艺 施加约10毫托至约30亳托压力，约500 W至约1500 W源功率，和约100 V至约300V偏压功率。在另一个实施方案中，形成第二凹陷区域28之后，可以另外实施第三 凹陷蚀刻工艺以进一步加宽第二凹陷区域28的宽度。原位实施第三凹陷蚀 刻工艺。例如，第三凹陷蚀刻工艺可以通过^f吏用HBr/Cl2气体和少量的 SF6/02气体的混合物以及4吏用TCP或ICP作为等离子体来实施。优选地， 在以下条件下实施第三凹陷蚀刻工艺施加约20毫托至约100亳托压力， 约500 W至约1500 W的源极功率，和约50 W或更小的偏压功率。第三 凹陷蚀刻工艺使用氯基气体和氟基气体的混合物以及少量氧气体和氟基 气体的混合物来实施。IL^气体可以是氟化氮(NFx)气体或氟化碳(CFX) 气体，也可以是氟化硫气体如SF6气体。氟化氮气体可以是NF3气体，氟 化碳气体可以是CF4气体。使用IL^气体和氧气以引起各向同性蚀刻，因
此，第二凹陷区域28可以通过第三凹陷蚀刻工艺来进一步加宽。当在上述蚀刻条件下实施第三凹陷蚀刻工艺时，第二凹陷区域28可以 进一步加宽例如约10nm至约15nm。当实施第三凹陷蚀刻工艺时，角状 物的高度可以进一步减小。利用使用TCP或ICP作为等离子源的高密度蚀刻设备来实施根据上 述实施方案的第一凹陷蚀刻工艺和第二凹陷蚀刻工艺。在另一个实施方案 中，第一凹陷蚀刻工艺和第二凹陷蚀刻工艺可以在安装有法拉第屏蔽的 ICP型蚀刻i殳备中实施。而且，第一凹陷蚀刻工艺和第二凹陷蚀刻工艺可 以在使用微波下游(Microwave Down Stream, MDS )、电子回旋共振 (ECR)和螺旋(helical)之一作为等离子源的蚀刻设备中实施。参考图4F，移除保留的氧化物层24A'并在包括凹陷区域100的珪衬底 21上形成栅极绝缘层29。此后，在栅极绝缘层29上沉积导电层直至填充 凹陷区域IOO，并且蚀刻所得结构以形成栅极30。因此，栅极之下的凹陷 区域100变为晶体管的凹陷沟道。图5说明显示根据本发明一个实施方案的角状物和凹陷区域的轮廓的 SEM照片。参考图5，可看出根据本发明的角状物显著低于常规的角状物。而 且，可看出凹陷区域100具有双重轮廓而不是尖的轮廓。因此，即使当 用器件隔离层填充的沟槽形成为具有约90。或更小的角度时，也可以最小 化角状物的尺寸。由于第二凹陷区域通过第二凹陷蚀刻工艺得到加宽，所 以即使当第一凹陷区域形成具有较小的线宽时，本发明也可以增加沟道长 度。当第一凹陷区域的线宽减小时，可以防止与栅极的未对准。例如，传 统技术形成凹陷区域的线宽为约39 nm，但是本发明可以降低凹陷区域的 线宽为约31 nm。结果，最小化了角状物，抑制了漏电流，并且改善了器件的刷新特性。 因此，可以改善器件制造良品率并且减少制造成本。用于减小角状物高度的最优蚀刻条件可以通过实验设计(DOE)来达到。根据上述实施方案，即使当沟槽在STI工艺中形成为约90。或更小的 角度时，也能够最小化凹陷区域的角状物。
而且，能够通过形成具有双重轮廓的凹陷区域来进一步增加沟道长度。也能够在减小角状物的同时使通过栅极(passing gate)区域的场氧化 物的损失最小化。通过栅极是与邻近于有源区末端的器件隔离层顶部交叉 的栅电极。由于第二蚀刻相对于由氧化物层形成的器件隔离层具有高选择 性，所以可以防止场IU匕物损失。如上所述，即使当沟槽在STI工艺中形成为约90。或更小的角度时， 本发明也可以最小化凹陷区域的角状物。因此，本发明可以防止栅极绝缘 层的特性劣化和由于^fr极绝缘层特性劣化导致的应力集中。本发明的实施方案可以通过形成具有双重轮廓的凹陷区域来进一步增 加沟道长度。本发明的实施方案也可以在减小角状物的同时最小化通过^IN极区域的 场氧化物损失。因此，本发明的实施方案可以改善半导体器件的特性。虽然本发明已经对于具体的实施方案进行了描述，但是显而易见地的 是，本领域技术人员可做出各种变化和改变而未脱离在所附权利要求中限 定的本发明的精神和范围。
权利要求
1. 一种在半导体器件中制造凹陷栅极的方法，所述方法包括蚀刻硅衬底以形成限定有源区的沟槽；形成填隙所述沟槽的器件隔离层；在所述硅衬底上形成硬掩模层，所述硬掩模层包括氧化物层和非晶碳层的堆叠结构，其中所述硬掩模层暴露所述有源区的沟道目标区；和通过使用所述硬掩模层作为蚀刻阻挡层来对所述沟道目标区进行第一蚀刻和第二蚀刻以形成具有双重轮廓的凹陷区域，其中在移除所述非晶碳层之后实施所述第二蚀刻。
2. 根据权利要求1所述的方法，还包括在所述第二蚀刻之后，原位进 行第三蚀刻以增加所述凹陷区域的宽度。
3. 根据权利要求1所述的方法,其中所述凹陷区域的形成包括使用所述非晶碳层作为蚀刻阻挡层实施所述第 一蚀刻以形成第 一 凹陷 区域；移除所述非晶碳层；和使用所述氧化物层作为蚀刻阻挡层实施所述第二蚀刻，以形成宽于所 述第一凹陷区域的第二凹陷区域。
4. 才艮据权利要求3所述的方法，其中在等离子体蚀刻:&备中原位实施所 述第一蚀刻、所述非晶碳层的移除和所述第二蚀刻。
5. 根据权利要求4所述的方法，其中所述第一蚀刻和所述第二蚀刻4吏用 氯基气体和溴基气体的混合物来实施。
6. 根据权利要求5所述的方法，其中所述第一蚀刻和所述笫二蚀刻在以 下条件下实施HBr对Cl2的流量比为约5:l，施加约5毫托至约20毫托 的压力，约500 W至约1500 W的源功率，约100 V至约300 V的偏压功 率。
7. 根据权利要求4所述的方法，其中所述非晶碳层的移除使用流量为约 200 sccm至约1000 sccm的02等离子体并且通过施加源功率而不施加偏压 功率来实施。
8. 根据权利要求2所述的方法，其中所述第三蚀刻通过将IL^气体和氧 气的混合物加入氯基气体和溴基气体的混合物来实施。
9. 根据权利要求8所述的方法，其中所述HJ^气体包括选自氟化硫气体、 氟化氮气体和氟化碳气体中的一种。
10. 根据权利要求8所述的方法，其中所述第三蚀刻在以下条件下实施 施加约20毫托至约IOO毫托的压力，约500W至约1500W的源功率，约 50W或更小的偏压功率。
11. 根据权利要求8所述的方法，其中所述溴基气体是HBr,所述氯基气 体是Cl2。
12. 根据权利要求4所述的方法，其中所述等离子蚀刻设备使用磁增强反 应性离子蚀刻(MERIE)、变压器耦合等离子体(TCP)、感应耦合等离子 体(ICP)、微波下游(MDS)、电子回旋共振(ECR)和螺旋中的一种作 为等离子体源。
13. —种在半导体器件中形成凹陷沟道的方法，所述方法包括在半导体衬底上形成硬4^模层，所述硬掩模层包括钝化层和非晶M 的堆叠结构，其中所述硬掩模层暴露所述半导体衬底的沟道目标区；使用所述非晶碳层作为蚀刻P且挡层来蚀刻所述沟道目标区以形成第一 凹陷区域；移除所述非晶碳层；和^使用所述钝化层作为蚀刻阻挡层来蚀刻所述第一凹陷区域的底部以形 成第二凹陷区域。
14. 根据权利要求13所述的方法，其中在等离子体蚀刻设备中原位实施所 述沟道目标区的蚀刻、所述非晶碳层的移除和所述第一凹陷区域的底部的 蚀刻。
15. 根据权利要求14所述的方法，其中所述沟道目标区的蚀刻和所述第一 凹陷区域的底部的蚀刻使用相同的蚀刻气体、相同的压力、相同的源功率 和相同的偏压功率来实施。
16. 根据权利要求14所述的方法，其中所述非晶碳层的移除使用02等离 子体并且通过施加源功率而不施加偏压功率来实施。
17. 根据权利要求14所述的方法，其中所述等离子体蚀刻设备使用磁增强 反应性离子蚀刻(MERIE)、变压器耦合等离子体(TCP)、感应耦合等离 子体(ICP)、微波下游(MDS)、电子回旋共振(ECR)和螺旋中的一种 作为等离子体源。
18. 根据权利要求13所述的方法，其中所述半导体衬底包括硅衬底，所述 钝化层包括氧化物层。
19. 根据权利要求13所述的方法，还包括在蚀刻所述第一凹陷区域的底 部之后，原位实施蚀刻以增加所述第二凹陷区域的宽度。
20. —种在半导体器件中制造凹陷栅极的方法，所述方法包括 蚀刻硅衬底以形成限定有源区的沟槽； 在所述沟槽中形成器件隔离层；在所i^衬底上形成硬掩模层，所述硬掩模层包括氧化物层和非晶碳 层，其中所述硬掩模层暴露所述有源区的沟道目标区；使用所述非晶碳层作为蚀刻阻挡层来蚀刻所述沟道目标区以形成第一 凹陷区域；移除所述非晶碳层；使用所述氧化物层作为蚀刻阻挡层来对所述第一凹陷区域的底部进行 第二蚀刻以形成第二凹陷区域，其中所述第二凹陷区域宽于所述第一凹陷 区域。
21. 根据权利要求20所述的方法，还包括对所述凹陷区域进行第三蚀刻以 加宽所述第二凹陷区域。
22. —种在半导体器件中形成凹陷沟道的方法，所述方法包括 在半导体衬底上形成硬掩模层，所述硬掩模层包括钝化层和非晶碳层，其中所述硬掩模层暴露所述半导体衬底的沟道目标区；使用所述非晶碳层作为蚀刻阻挡层来蚀刻所述沟道目标区以形成第一 凹陷区域；移除所述非晶碳层；和使用所述钝化层作为蚀刻阻挡层来蚀刻所述第一凹陷区域的底部以形 成第二凹陷区域，其中所述第二凹陷区域宽于所述第一凹陷区域。
23. 根据权利要求22所述的方法，还包括蚀刻所述第二凹陷区域的侧面以 增加所述第二凹陷区域的宽度。
全文摘要
一种在半导体器件中制造凹陷栅极的方法，所述方法包括蚀刻硅衬底以形成限定有源区的沟槽；形成填隙沟槽的器件隔离层；在硅衬底上形成硬掩模层，所述硬掩模层包括氧化物层和非晶碳层的堆叠结构，其中硬掩模层暴露有源区的沟道目标区；和通过使用所述硬掩模层作为蚀刻阻挡层来对沟道目标区进行第一蚀刻和第二蚀刻以形成具有双重轮廓的凹陷区域，其中移除非晶碳层之后实施所述第二蚀刻。
文档编号H01L21/336GK101399194SQ20081016953
公开日2009年4月1日 申请日期2008年9月28日 优先权日2007年9月28日
发明者赵瑢泰, 金殷美 申请人:海力士半导体有限公司