Sram单元连接结构的制作方法
【专利摘要】一种SRAM单元连接结构包括：第一上拉晶体管和第二上拉晶体管、以及与第一上拉晶体管和第二上拉晶体管形成交叉锁存反相器的第一下拉晶体管和第二下拉晶体管。导电部件包括：第一支路，具有第一纵向方向，其中，第一支路互连第一上拉晶体管的漏极和第一下拉晶体管的漏极。导电部件进一步包括：第二支路，具有第二延伸方向。第一纵向方向和第二延伸方向相互不垂直并且相互不平行。第二支路互连第一上拉晶体管的漏极和第二上拉晶体管的栅极。
【专利说明】SRAM单元连接结构
[0001]本申请要求以下临时提交的美国专利申请的优先权:申请序列号N0.61/677,942，于2012年7月31日提交，并且名为“SRAM Cell Connection Structure”，其申请结合于此
作为参考。
【技术领域】
[0002]本发明涉及半导体领域，更具体地，本发明涉及一种SRAM单元连接结构。
【背景技术】
[0003]在深微型(deep micro)技术中，接触塞的尺寸连续收缩，以符合日益减小的栅极间距。为了在不招致影响接触电阻的情况下减小接触件尺寸，与正方形接触塞相比，采用长接触塞。通过采用长接触塞，可以减小接触塞的宽度，其宽度在栅极间距方向上被测量。长接触塞具有较大长度，其在栅极布线(gate-routing)(栅极纵向)方向上被测量。通过使用长接触塞，有源接触件尺寸和光刻曝光面积增加。
[0004]长接触塞可以实现高栅极密度和低接触电阻。然而，问题仍然存在。例如，线端缩短和/或线端到线端桥接可能发生在相邻长接触塞的端部处。这些可能导致接触件到鳍有源开口(还被已知为接触件收缩)或接触件到接触件泄漏(由接触件桥接导致)。为了减小线端缩短的可能性，需要更有限空间规则，以增加相邻接触塞的端部之间的间隔，或者在线端处需要更积极的光学邻近效应校正(OPC)。然而，这些解决方案影响集成电路的尺寸。由于3D MOSFET具有非常窄的有源区，问题在未来鳍型MOSFET (3D M0SFET)中变得更严重。
【发明内容】
[0005]为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种静态随机存取存储器(SRAM)单元，包括:第一上拉晶体管和第二上拉晶体管；第一下拉晶体管和第二下拉晶体管，与所述第一上拉晶体管和所述第二上拉晶体管形成交叉锁存反相器；以及第一导电部件，包括:第一支路，具有第一纵向方向，所述第一支路互连所述第一上拉晶体管的漏极和所述第一下拉晶体管的漏极；和第二支路，具有第二延伸方向，所述第一纵向方向和所述第二延伸方向相互不垂直并且相互不平行，并且所述第二支路互连所述第一上拉晶体管的漏极和所述第二上拉晶体管的栅极。
[0006]在所述SRAM中，所述第二支路包括与所述第二上拉晶体管的栅极重叠的栅极接触塞，并且所述第一支路的上部与所述第二支路齐平。
[0007]在所述SRAM中，所述第一纵向方向和所述第二延伸方向形成约45度和约80度之间的角。
[0008]在所述SRAM中，进一步包括:第二导电部件，包括:第三支路，具有第三纵向方向，所述第三支路互连所述第二上拉晶体管的漏极和所述第二下拉晶体管的漏极；以及第四支路，具有第四延伸方向，所述第三纵向方向和所述第四延伸方向相互不垂直，并且所述第四支路互连所述第二上拉晶体管的漏极和所述第一上拉晶体管的栅极。[0009]在所述SRAM中，所述第三纵向方向和所述第四延伸方向形成约45度和约80度之间的角。
[0010]在所述SRAM中，进一步包括:上拉晶体管，所述第一导电部件的所述第一支路进一步连接至所述上拉晶体管的源极/漏极区。
[0011]在所述SRAM中，进一步包括:第一栅电极，由所述第一上拉晶体管和所述第一下拉晶体管共享；以及第二栅电极，由所述第二上拉晶体管和所述第二下拉晶体管共享，所述第一支路位于所述第一栅电极和所述第二栅电极之间并且平行于所述第一栅电极和所述第二栅电极。
[0012]根据本发明的另一方面，提供了一种器件，包括:静态随机存取存储器(SRAM)单元，包括:第一单元边界和第二单元边界，相互平行；第三单元边界和第四单元边界，相互平行并且垂直于所述第一单元边界和所述第二单元边界；第一上拉晶体管和第二上拉晶体管；第一下拉晶体管和第二下拉晶体管，与所述第一上拉晶体管和所述第二上拉晶体管形成交叉锁存反相器；第一传输门晶体管，连接至所述第一上拉晶体管的漏极和所述第一下拉晶体管的漏极；和第二传输门晶体管，连接至所述第二上拉晶体管的漏极和所述第二下拉晶体管的漏极；第一 Vss线，与所述第一单元边界重叠并且平行于所述第一单元边界；第一通孔，位于所述第一 Vss线下方并与所述第一 Vss线接触，所述第一通孔将所述第一 Vss线电连接至所述第一下拉晶体管的源极；字线，平行于所述第一 Vss线；以及第二通孔，位于所述字线下方并与所述字线接触，所述第二通孔将所述字线电连接至所述第一传输门晶体管的栅极，并且当从上向下观察所述SRAM单元时，连接所述第一通孔的第一中心和所述第二通孔的第二中心的第一连接线不平行于并且不垂直于所述第一单元边界、所述第二单元边界、所述第三单元边界和所述第四单元边界。
[0013]在所述器件中，所述第一中心和所述第二中心中的至少一个不对准所述第一单元边界、所述第二单元边界、所述第三单元边界和所述第四单元边界中的任一个。
[0014]在所述器件中，所述第一通孔和所述第二通孔均邻近所述第三单元边界，并且所述第一连接线和所述第一单元边界形成约30度和约80度之间的角。
[0015]在所述器件中，所述第一 VSS线与整个所述第一单元边界重叠。
[0016]在所述器件中，进一步包括:第二 Vss线，平行于所述第一 Vss线并且与整个所述第二单元边界重叠，所述字线位于所述第一 Vss线和所述第二 Nss线之间。
[0017]在所述器件中，进一步包括:第三通孔，位于所述第二 Vss线下方并与所述第二Vss线接触，所述第三通孔将所述第二 Vss线电连接至所述第二下拉晶体管的源极；以及第四通孔，位于所述字线下方并与所述字线接触，所述第四通孔将所述字线电连接至所述第二传输门晶体管的栅极，并且当从上向下观察所述SRAM单元时，连接所述第三通孔的第三中心和所述第四通孔的第四中心的第二连接线不平行于并且不垂直于所述第一单元边界、所述第二单元边界、所述第三单元边界和所述第四单元边界。
[0018]在所述器件中，所述第一连接线和所述第二连接线基本相互平行。
[0019]在所述器件中，所述第一连接线和所述第二连接线朝相反方向倾斜。
[0020]根据本发明的又一方面，提供了一种形成在非暂时性计算机可读介质上的静态随机存取存储器(SRAM)单元，所述SRAM单元包括:第一上拉晶体管和第二上拉晶体管；第一下拉晶体管和第二下拉晶体管，与所述第一上拉晶体管和所述第二上拉晶体管形成交叉锁存反相器；以及导电部件图案，包括:第一支路，具有第一纵向方向，所述第一支路互连所述第一上拉晶体管的漏极和所述第一下拉晶体管的漏极；和第二支路，具有垂直于所述第一纵向方向的第二延伸方向，所述第二支路连接至所述第一支路并且位于所述第一支路与所述第二上拉晶体管及所述第二下拉晶体管的第一栅电极之间；以及栅极接触塞，包括与部分所述第二支路重叠的第一部分。
[0021]在所述SRAM中，所述第二支路与所述第一上拉晶体管的漏极重叠并且连接至所述第一上拉晶体管的漏极。
[0022]在所述SRAM中，所述栅极接触塞基本与整个所述第二支路重叠，并且所述栅极接触塞进一步包括与所述第一支路重叠的部分。
[0023]在所述SRAM中，所述第一支路和所述第二支路相互垂直。
[0024]在所述SRAM中，进一步包括:第二栅电极，由所述第二上拉晶体管和所述第二下拉晶体管共享，所述第一支路位于所述第一栅电极和所述第二栅电极之间并且平行于所述第一栅电极和所述第二栅电极。
【专利附图】
【附图说明】[0025]为[0026]图[0027]图[0028]图[0029]图[0030]图形成；以及[0031]图
【具体实施方式】
[0032]以下详细地描述本发明的实施例的作出和使用。然而，应该想到，实施例提供可以在广泛多种特定上下文中具体化的多个可应用发明思想。所论述的特定实施例是示意性的，并且不限制本发明的范围。
[0033]静态随机存取存储器(SRAM)单元根据多种典型实施例提供。论述实施例的变化。贯穿多种视图和示意性实施例，类似参考数字被用于指定类似元件。虽然六个晶体管(6T)SRAM单元被用作实例，以解释实施例的概念，但是实施例可容易地应用至具有不同数量晶体管的其他SRAM单元，诸如，8TSRAM单元。
[0034]图1示出根据一些实施例的SRAM单元10的电路图。SRAM单元10包括传输门晶体管(pass-gate transistor)PG-1和PG-2、为P-型金属氧化物半导体(PMOS)晶体管的上拉晶体管PU-1和PU-2以及为N型金属氧化物半导体(NMOS)晶体管的下拉晶体管I3D-1和Η)-2。传输门晶体管PG-1和PG-2的栅极由确定SRAM单元10是否被选择的字线WL控制。由上拉晶体管PU-1和PU-2和下拉晶体管ro-1和ro-2形成的锁存器存储一位，其中，位的互补值被存储在数据节点110和数据节点112中。所存储的位可以通过位线BL312和BLB308被写入SRAM单元10或从SRAM单元10读取。SRAM单元10通过具有正电源电压(还表示为VDD)的正电源节点VDD供电。SRAM单元10还连接至电源电压VSS，其可以是电接地。晶体管PU-1和ro-1形成第一反相器。晶体管TO-2和ro-2形成第二反相器。第一反相器的输入连接至第二反相器的晶体管PG-1和第二反相器的输出。第一反相器的输出连接至第二反相器的晶体管PG-2和第二反相器的输入。
[0035]上拉晶体管I3U-1和PU-2的源极分别连接至Vdd节点102和Vdd节点104，其进一步连接至电源电压(和线)vdd。源极下拉晶体管ro-1和ro-2分别连接至Vss节点106和Vss节点108，其进一步连接至电源电压/线Vss。晶体管PU-1和ro-1的栅极连接至晶体管PU-2和ro-2的漏极，其连接节点被称为数据节点110。晶体管PU-2和ro-2的栅极连接至晶体管PU-1和ro-Ι的漏极，其连接节点被称为数据节点112。传输门晶体管PG-1的源极/漏极区在BL节点处连接至位线BL312。传输门晶体管PG-2的源极/漏极区在BLB节点处连接至BLB308。
[0036]图2示出SRAM单元10的示意性横截面图，其多层形成在半导体芯片或晶圆上。注意，图2示意性地示出互连结构和晶体管的各个层级，并且可能不反映SRAM单元10的实际横截面图。互连结构包括栅极接触层级、OD(其中，术语“0D”表示“有源区”)层级、通孔层级Via_0、Via_l、以及Via_2、以及金属层M1、M2、和M3。每个层级都包括在其中形成的一个或多个介电层和导电部件。处于相同层级的导电部件可以具有基本相互平齐的顶表面、基本相互平齐的底表面，并且可以同时形成。栅极接触件层级将晶体管(诸如所示的典型晶体管PU-1和PU-2)的栅电极连接至诸如Via_0层级的上覆层级。OD层级将晶体管的源极和漏极区、阱区的拾取区等连接至诸如Via_0层级的上覆层级。
[0037]图3示出根据典型实施例的SRAM单元10的布局。在一些实施例中，布局具有图形数据库系统(GDS)格式，并且可以在诸如硬盘的有形非暂时性存储介质上具体化。布局可以由计算机访问和处理。而且，贯穿说明书所描述的布局可以形成在具有透明和不透明图案的光刻掩模上，其光刻掩模被用于使光刻胶曝光，使得贯穿说明书所描述的特征被形成为具有所示图案(形状)。从而，本发明中的每个布局还可以表示结合各个布局中所示的图案的多个光刻掩模。
[0038]SRAM单元10的外部边界使用虚线示出，其形成矩形。在图3中还示出图1中所示的Vdd节点102、Vdd节点104、Vss节点106、Vss节点108、BL节点、以及BLB节点。栅电极16与下部有源区(η-阱区)20形成上拉晶体管PU-1，其可以是基于鳍的。栅电极16进一步与下部有源区(P-阱区)14形成下拉晶体管ro-1，其可以是基于鳍的。栅电极18与下部有源区14形成传输门晶体管PG-1。栅电极36与下部有源区(η-阱区)40形成上拉晶体管PU-2。栅电极36与下部有源区(P-阱区)34进一步形成下拉晶体管Η)-2。栅电极38与下部有源区34形成传输门晶体管PG-2。根据一些实施例，晶体管PG-1和PG_2、PU_1和PU-2、以及ro-Ι和ro-2可以是鳍式场效应晶体管(FinFET)。
[0039]如图3所示，数据节点110包括OD层级接触塞42和栅极接触塞44，其分别是OD层级和栅极接触层级(图2)中的部件。OD层级接触塞42具有“L”形状，第一支路42A在X方向上具有纵向方向，其平行于栅电极16和36的延伸方向。OD层级接触塞42进一步包括在Y方向(垂直于X方向)上延伸的第二支路42B。贯穿说明书，OD层级接触塞42还被称为L-型接触塞。第一支路42A形成在有源区(漏极区)14和20之上并且电互连有源区(漏极区)14和20。第二支路42B与有源区20重叠并且电连接至有源区20。第二支路42B此后还被称为数据节点点动件(jog)42B。在一些实施例中，数据节点点动件42B朝向栅电极36延伸，并且远离栅电极16延伸。栅极接触塞44包括在栅电极36之上并且电连接至栅电极36的一部分。在一些实施例中，栅极接触塞44在Y方向上具有纵向方向。
[0040]而且，栅极接触塞44与支路42B并且可能与支路42A的一部分重叠。从而，当图3中的布局在物理半导体芯片上实现以形成物理SRAM单元10时，栅极接触塞44与L-型接触塞42合并，以形成数据节点110。而且，如图5中所示并且将在随后段落中论述，当在半导体芯片上实现时，栅极接触塞44和L-型接触塞42使用相同金属填充处理形成，并且形成完整和连续的数据节点110。
[0041]数据节点112包括栅极接触塞48和L-型接触塞46，其具有重叠的部分。由于数据节点110和数据节点112可以是对称的，栅极接触塞48和L-型接触塞46的详情在此不重复，并且可以分别参考栅极接触塞44和L-型接触塞42的论述找到。L-型接触塞46包括具有在X方向上延伸的纵向方向的支路46A、以及在Y方向上延伸并且朝向栅电极16的数据节点点动件46B。从而，根据典型实施例，点动件42B和46B可以在相反方向上延伸。在一些实施例中，诸如栅极接触塞44和48的接触塞的布局形状被绘制成具有矩形形状。在可选实施例中，诸如栅极接触塞44和48的接触塞的布局形状可以具有其他加长形状，诸如，椭圆形状。
[0042]在实施例中，通过形成数据节点点动件42B和46B，OD层级接触件42和46不再具有相互面对的线端。线端在集成电路制造处理中易于存在多种问题。例如，线端的尺寸和形状很难控制。特别是，由于SRAM单元10的小尺寸导致OD层级接触件42和46相互接近，并且因此经受更多严重的线端问题。通过消除相互面对的OD层级接触件42和46的线端，消除相关线端问题。由于点动件42B和46B的形成，OD层级接触件42和46的线端现在分别面对栅电极36和16。由于L-型接触塞42和46期望分别电连接至栅电极36和16，L-型接触塞42和46的线端问题不影响SRAM单元10的可靠性。
[0043]图4示出根据实施例的SRAM单元10的介电层中的开口的俯视图，所示的开口被形成用于形成图3中的部件42、44、46和48。除非另外指出，这些实施例中的组件的详情与由图3中的参考数字指示的类似组件基本相同。从而，关于图4中的组件的详情可以在图3中所示的实施例的论述中找到。在图4中，为了形成图3中的栅极接触塞44，在介电层50 (图2)中形成栅极接触件开口 144。栅极接触件开口 144具有不平行于Y方向和X方向的纵向长度。栅极接触件开口 144的纵向方向与X方向形成α角，其中，α角不等于90度。通过处理方法，α角可以被控制在期望范围内。根据一些实施例，α角在约60度和90度之间。在一些实施例中，被形成用于填充其中的图3中的栅极接触插塞48的栅极接触塞144和栅极接触件开口 144’具有椭圆形状。
[0044]当图3中的布局在物理半导体晶圆或芯片上实现时，数据节点110和数据节点122可以具有如图5中所示的俯视图，其示出物理半导体芯片上的SRAM单元100的多种组件的俯视图。图2示意性地示出数据节点110的一部分，其包括相互合并的栅极接触塞44和OD层级接触塞42。在这些实施例中，栅极接触塞44和OD层级接触塞42形成在介电层50 (还称为层间介电层(ILD)50)中，并且通过蚀刻ILD50以形成开口图4中的142、144、142’和144’并且然后填充开口 142、144、142’和144’形成。图4中所得到的导电部件填充开口142和144形成图5中的数据节点110，并且图4中所得到的导电部件填充开口 142’和144’形成图5中的数据节点112。在一些实施例中，用于形成开口 142、144、142’和144’的ILD50的蚀刻在单独蚀刻步骤中执行，并且使用不同光刻掩模，一个光刻掩模用于形成开口142和142’，并且另一个光刻掩模用于形成开口 144和144’。然而，开口 142和144的填充在同一填充步骤中执行，其是用于填充开口 142’和144’的同一步骤。从而，返回参考图5，数据节点110被形成为完整和连续部件，并且数据节点112被形成为完整和连续部件。
[0045]在图5中，为了清楚起见，图3和图4中所示的一些部件不被示出，但是它们还被制造用于SRAM单元10。数据节点110包括具有基本平行于X方向的纵向方向(轴)57的第一支路56、以及具有既不平行于X方向也不平行于Y方向的纵向方向(轴)59的第二支路58。轴57和59形成β角，其可以在约45度和约80度之间。类似地，数据节点112包括具有基本平行于X方向的纵向方向(轴)57’的第一支路56’、以及具有既不平行于X方向也不平行于Y方向的纵向方向(轴)59’的第二支路58’。轴57’和59’形成β ’角，其可以在约45度和约80度之间。
[0046]图6至图9示出根据可选实施例的SRAM单元10的布局(以及示意性俯视图)。图6至图9中的SRAM单元10可以为⑶S形式并且在诸如硬盘的有形非暂时性存储介质上具体化，并且可以在半导体芯片上制造。除非另外指出，这些实施例中的组件的材料和形成方法与由图1至图5中所示的实施例中的类似参考数字指示的类似组件基本相同。从而，图6至图9中所示的组件的详情可以在图1至图5中所示的实施例的论述中找到。
[0047]参考图6，Vss 线 302,Vss 线 304、字线 306、BL 线 312、BLB 线 308、以及 Vdd 线 310被形成通过SRAM单元10。Vss线302和Vss线304承载电源电压VSS，并且Vdd线310载有电源电压Vdd。Vss线302和304以及字线306平行于X方向，并且可以处于M2层级(图2)。BL线312、BLB线308、以及Vdd线310平行于Y方向，并且可以处于Ml层级(图2)。
[0048]在典型连接方案中，字线306连接至下面通孔202，下面通孔202连接至下面金属焊盘60 (图2中的Ml层级中)，下面金属焊盘60进一步连接至下面通孔62 (在图2中的Via_0层级中)。通孔62进一步连接至栅极接触件64,栅极接触件64连接至传输门晶体管PG-1的栅电极18。Vss线302连接至下部通孔206，下部通孔206连接至下部金属焊盘66 (在图2中的Ml层级中)，下部金属焊盘66进一步连接至下部通孔68 (在图2中的Via_0层级中)。通孔68进一步连接至Vss节点106 (图2中的OD层级接触件)，Vss节点106进一步连接至有源区14的一部分，有源区14的该部分用作下拉晶体管ro-1的源极。
[0049]类似地，字线306连接至下部通孔204，下部通孔连接至下部金属焊盘60’(图2中的Ml层级中)，下部金属焊盘进一步连接至下部通孔62’(图2中的Via_0层级中)。通孔62’进一步连接至栅极接触件64’，栅极接触件64’连接至传输门晶体管PG-2的栅电极
36。Vss线304连接至下部通孔208，下部通孔208连接至下部金属焊盘66’(图2中的Ml层级中)，下部金属焊盘66’进一步连接至下部通孔68’(图2中的Via_0层级中)。通孔68’进一步连接至Vss节点108(图2中的OD层级接触件)，Vss节点108进一步连接至有源区34的一部分，有源区34的该部分用作下拉晶体管Η)-2的源极。
[0050]为了清楚起见，图6中的通孔202、通孔204、通孔206以及通孔208在图7中再现，并且图6中的其他组件没有示出。图7还示出SRAM单元10的边界10A、10BU0C和10D，其中，边界IOA和IOB相互平行，并且边界IOC和IOD相互平行，并且垂直于边界IOA和10B。在一些实施例中，通孔202、通孔204、通孔206以及通孔208的中心不对准边界10A、10B、IOC和IOD中的任一个。例如，通孔202和206中的至少一个并且可能两者不对准SRAM单元10的边界10D。而且，通孔206的中心与边界IOA和IOD的接合点不重叠，并且通孔208的中心与边界IOB和IOC的接合点不重叠。
[0051]通孔202和通孔206的中心具有连接线72，其与X方向(诸如边界IOA和IOB的延伸方向)形成Y角。Y角既不等于O度也不等于90度。在一些实施例中，Y角在约30度和约80度之间。使通孔202、通孔204、通孔206以及通孔208的中心与SRAM单元10的边界IOC和IOD非对准可能放大通孔202和通孔206之间的距离、通孔204和208之间的距离。例如，假设通孔202和通孔206之间的距离是SI。然而，如果通孔204和206的中心对准边界10D，通孔202和通孔206之间的距离是S2，其小于SI。通过放大通孔202和通孔206之间的距离，通孔202和通孔206可以使用相同光刻掩模被形成，并且不必须使用双图案化技术被分为两个光刻掩模。从而降低了制造成本。
[0052]类似地，通孔204和通孔208的中心具有连接线72’，其与X方向形成Y ’角。Y’角既不等于O度也不等于90度。在一些实施例中，Y’角在约30度和约80度之间。连接线72和72’可以基本相互平行。
[0053]图8和图9示出根据可选实施例的SRAM单元10。除了连接线72’基本不平行于连接线72之外，这些实施例类似于图6和图7中的实施例。在一些实施例中，如图9中所示，通孔202和通孔208在通孔204和通孔208的内侧上。连接线72和72’可以向相反方向倾斜，例如，连接线72向+X方向倾斜，并且连接线72’向-X方向倾斜。
[0054]根据实施例，SRAM单元包括:第一上拉晶体管和第二上拉晶体管、以及与第一上拉晶体管和第二上拉晶体管形成交叉锁存反相器的第一下拉晶体管和第二下拉晶体管。导电部件包括具有第一纵向方向的第一支路，其中，第一支路互连第一上拉晶体管的漏极和第一下拉晶体管的漏极。导电部件进一步包括具有第二延伸方向的第二支路。第一纵向方向和第二延伸方向相互不垂直并且相互不平行。第二支路互连第一上拉晶体管的漏极和第二上拉晶体管的栅极。
[0055]根据其他实施例，器件包括SRAM单元。SRAM单元包括:相互平行的第一单元边界和第二单元边界；第三单元边界和第四单元边界，相互平行并且垂直于第一单元边界和第二单元边界；第一上拉晶体管和第二上拉晶体管；第一下拉晶体管和第二下拉晶体管，与第一上拉晶体管和第二上拉晶体管形成交叉锁存反相器；第一传输门晶体管，连接至第一上拉晶体管和第一下拉晶体管的漏极；以及第二传输门晶体管，连接至第二上拉晶体管和第二下拉晶体管的漏极。器件进一步包括:Vss线，与第一单元边界重叠并且平行于第一单元边界；以及第一通孔，在Vss线下部并且与Vss线接触，其中，第一通孔将Vss线电连接至第一下拉晶体管的源极。字线平行于Vss线。第二通孔在字线下面并且与字线接触。第二通孔将字线电连接至第一传输门晶体管的栅极。在SRAM单元的俯视图中，连接第一通孔的第一中心和第二通孔的第二中心的第一连接线不平行于并且不垂直于第一、第二、第三、以及第四单元边界。
[0056]根据还有的其他实施例，SRAM单元在非暂时性计算机可读介质上具体化。SRAM单元包括第一上拉晶体管和第二上拉晶体管、以及与第一上拉晶体管和第二上拉晶体管形成交叉锁存反相器的第一下拉晶体管和第二下拉晶体管。导电部件图案包括具有第一纵向方向的第一支路，其中，第一支路互连第一上拉晶体管的漏极和第一下拉晶体管的漏极，并且第二支路具有垂直于第一纵向方向的第二延伸方向。第二支路连接至第一支路，并且位于第一支路和第二上拉晶体管和第二下拉晶体管的第一栅电极之间。栅极接触塞包括与第二支路的一部分重叠的部分。
[0057] 虽然已经详细地描述了实施例及其优点，但是应该理解，可以在不脱离由所附权利要求限定的实施例的精神和范围的情况下，作出多种改变、替换和更改。而且，本申请的范围不旨在限于说明书中描述的处理、机器、制造、以及事物、手段、方法和步骤的组合的特定实施例。由于本领域技术人员根据本发明可以很容易地想到，目前存在的或者随后开发的执行与这里所述的相应实施例基本相同的功能或者完成与这里所述的相应实施例基本相同的结果的处理、机器、制造，事物、手段、方法和步骤的组合可以根据本公开被利用。从而，所附权利要求旨在包括这种处理、机器、制造，事物、手段、方法或步骤的结合的范围内。另外，每个权利要求均构成独立实施例，并且多个权利要求和实施例的结合在本发明的范围内。
【权利要求】
1.一种静态随机存取存储器(SRAM)单元，包括:第一上拉晶体管和第二上拉晶体管；第一下拉晶体管和第二下拉晶体管，与所述第一上拉晶体管和所述第二上拉晶体管形成交叉锁存反相器；以及第一导电部件，包括:第一支路，具有第一纵向方向，所述第一支路互连所述第一上拉晶体管的漏极和所述第一下拉晶体管的漏极；和第二支路，具有第二延伸方向，所述第一纵向方向和所述第二延伸方向相互不垂直并且相互不平行，并且所述第二支路互连所述第一上拉晶体管的漏极和所述第二上拉晶体管的栅极。
2.根据权利要求1所述的SRAM，其中，所述第二支路包括与所述第二上拉晶体管的栅极重叠的栅极接触塞，并且所述第一支路的上部与所述第二支路齐平。
3.根据权利要求1所述的SRAM，其中，所述第一纵向方向和所述第二延伸方向形成约45度和约80度之间的角。
4.根据权利要求1所述的SRAM，进一步包括:第二导电部件，包括: 第三支路，具有第三纵向方向，所述第三支路互连所述第二上拉晶体管的漏极和所述第二下拉晶体管的漏极；以及第四支路，具有第四延伸方向，所述第三纵向方向和所述第四延伸方向相互不垂直，并且所述第四支路互连所述第二上拉晶体管的漏极和所述第一上拉晶体管的栅极。
5.根据权利要求4所述的SRAM，其中，所述第三纵向方向和所述第四延伸方向形成约45度和约80度之间的角。
6.根据权利要求1所述的SRAM，进一步包括:上拉晶体管，所述第一导电部件的所述第一支路进一步连接至所述上拉晶体管的源极/漏极区。
7.根据权利要求1所述的SRAM，进一步包括:第一栅电极，由所述第一上拉晶体管和所述第一下拉晶体管共享；以及第二栅电极，由所述第二上拉晶体管和所述第二下拉晶体管共享，所述第一支路位于所述第一栅电极和所述第二栅电极之间并且平行于所述第一栅电极和所述第二栅电极。
8.一种器件，包括:静态随机存取存储器(SRAM)单元，包括:第一单元边界和第二单元边界，相互平行；第三单元边界和第四单元边界，相互平行并且垂直于所述第一单元边界和所述第二单元边界；第一上拉晶体管和第二上拉晶体管；第一下拉晶体管和第二下拉晶体管，与所述第一上拉晶体管和所述第二上拉晶体管形成交叉锁存反相器；第一传输门晶体管，连接至所述第一上拉晶体管的漏极和所述第一下拉晶体管的漏极；和第二传输门晶体管，连接至所述第二上拉晶体管的漏极和所述第二下拉晶体管的漏极； 第一 Vss线，与所述第一单元边界重叠并且平行于所述第一单元边界； 第一通孔，位于所述第一 Vss线下方并与所述第一 Vss线接触，所述第一通孔将所述第一 Vss线电连接至所述第一下拉晶体管的源极； 字线，平行于所述第一 Vss线；以及 第二通孔，位于所述字线下方并与所述字线接触，所述第二通孔将所述字线电连接至所述第一传输门晶体管的栅极，并且当从上向下观察所述SRAM单元时，连接所述第一通孔的第一中心和所述第二通孔的第二中心的第一连接线不平行于并且不垂直于所述第一单元边界、所述第二单元边界、所述第三单元边界和所述第四单元边界。
9.根据权利要求8所述的器件，其中，所述第一中心和所述第二中心中的至少一个不对准所述第一单元边界、所述第二单元边界、所述第三单元边界和所述第四单元边界中的任一个。
10.一种形成在非暂时性计算机可读介质上的静态随机存取存储器(SRAM)单元，所述SRAM单元包括: 第一上拉晶体管和第二上拉晶体管； 第一下拉晶体管和第二下拉晶体管，与所述第一上拉晶体管和所述第二上拉晶体管形成交叉锁存反相器；以及 导电部件图案，包括: 第一支路，具有第一纵向方向，所述第一支路互连所述第一上拉晶体管的漏极和所述第一下拉晶体管的漏极；和 第二支路，具有垂直于所述第一纵向方向的第二延伸方向，所述第二支路连接至所述第一支路并且位于所述第一支路与所述第二上拉晶体管及所述第二下拉晶体管的第一栅电极之间；以及栅极接触塞，包括与部分所述第二支路重叠的第一部分。
【文档编号】H01L27/11GK103579241SQ201310035340
【公开日】2014年2月12日 申请日期:2013年1月29日 优先权日:2012年7月31日
【发明者】廖忠志 申请人:台湾积体电路制造股份有限公司