一种FinFET半导体器件的制备方法

一种FinFET半导体器件的制备方法
【专利摘要】本发明涉及一种FinFET半导体器件的制备方法，包括：提供半导体衬底；在所述半导体衬底上形成掩膜层；图案化所述掩膜层和部分所述半导体衬底，以形成多个沟槽和位于所述沟槽之间的鳍片；仅在所述沟槽底部和所述掩膜层的水平面上沿竖直方向沉积第一介电层；去除所述掩膜层上的所述第一介电层；去除所述掩膜层，得到高度均一的鳍片。本发明所述方法制备得到的器件顶部栅极高度均一性好，而且工艺过程更加简单，与现有工艺高度兼容，降低了工艺成本。
【专利说明】一种FinFET半导体器件的制备方法

【技术领域】
[0001]本发明涉及半导体制造工艺，具体地，本发明涉及一种FinFET半导体器件的制备方法。

【背景技术】
[0002]随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备收到各种物理极限的限制。
[0003]随着CMOS器件的不断缩小来自制造和设计方面的挑战促使三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低浅沟道效应等方面具有更加优越的性能；平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。
[0004]随着尺寸的不断缩小以及器件性能的提高，在FinFET器件的制备工艺中所述顶部栅极高度(top gate height)的均一'丨生需要控制在埃这一级别上,但是对于现有制备工艺，在进行平坦化以及蚀刻过程中会造成栅极高度的不均一，现有技术制备FinFET器件的方法为:
[0005]首先参照图la，首先提供半导体衬底101，在所述半导体衬底上形成掩膜层102，所述掩膜层102可以为氮化物；参照图1b图案化所述掩膜层102和所述半导体衬底101形成多个浅沟槽，所述浅沟槽之间相互隔离；参照图lc，选用介电材料103填充所述浅沟槽，然后进行平坦化，如图1d所示；继续参照图le，浅沟槽的蚀刻，停止与所述掩膜层102上，该步骤可以选用常用的方法，例如平坦化；参照图lf，去除所述掩膜层102，同时去除部分所述介电材料103，在所述沟槽中形成氧化物凹陷，其中所述氧化物凹陷的深度并不一样；参照图lg，在所述氧化物凹陷的表面形成介质层104，所述介质层104为氧化物；参照图lh，沉积半导体材料层105，以填充所述凹陷，并进行平坦化步骤，以形成顶部栅极结构，如图1i所示，其中所述顶部栅极结构具有不同的高度，分别为Hl和H2。现有技术中通过所述方法可以制备得到FinFET，在理想情况下，所有栅极结构中的鳍片结构具有相同的高度，如此可以保证器件性能的的一致性和可预测性，但是如上述方法所示在制备过程中平坦化步骤以及蚀刻步骤，在该步骤中由于各种原因，造成所述顶部栅极结构具有不同的高度，甚至在该过程中所述顶部栅极结构高度差会达到不可接受的程度。在机械平坦化步骤中在介电材料上可能会产生并非真正平面的表面，以此表面为基础进行图案化时可能会进一步扩大所述差距。
[0006]因此，为了进一步提高FinFET器件的性能，需要对现有技术中器件制备方法做进一步的改进，以便得到高度均一的鳍片结构和顶部栅极结构。


【发明内容】

[0007]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0008]为了有效解决上述问题，本发明提出了一种FinFET半导体器件的制备方法，包括:
[0009]提供半导体衬底；
[0010]在所述半导体衬底上形成掩膜层；
[0011]图案化所述掩膜层和部分所述半导体衬底，以形成多个沟槽和位于所述沟槽之间的轄片；
[0012]仅在所述沟槽底部和所述掩膜层的水平面上沿竖直方向沉积第一介电层；
[0013]去除所述掩膜层上的所述第一介电层；
[0014]去除所述掩膜层，得到高度均一的鳍片。
[0015]作为优选，在去除所述掩膜层上的所述第一介电层之前还包括:
[0016]仅在所述第一介电层的水平面上沿竖直方向沉积牺牲材料层；
[0017]沉积第二介电层，以填充所述沟槽。
[0018]作为优选，平坦化所述第二介电层至所述掩膜层，以去除所述掩膜层上的所述第一介电层。
[0019]作为优选，在去除所述掩膜层，以露出所述鳍片之后还包括:
[0020]去除所述第二介电层，以露出所述牺牲材料层；
[0021]去除所述牺牲材料层，以露出所述第一介电层，得到高度均一的鳍片。
[0022]作为优选，所述方法还包括以下步骤:
[0023]在所述第一介电层和所述鳍片上沉积栅氧化物层；
[0024]在所述栅氧化物层上沉积栅材料层，以填充所述沟槽；
[0025]执行平坦化步骤停止于所述栅材料层，以形成顶部高度均一的栅极结构。
[0026]作为优选，沉积所述第一介电层的方法为气体团簇离子束沉积。
[0027]作为优选，所述第一介电层为氧化物层。
[0028]作为优选，沉积所述牺牲材料层的方法为气体团簇离子束沉积。
[0029]作为优选，所述牺牲材料层为氮化物层。
[0030]作为优选，所述沟槽的深度为3000-6000埃。
[0031]作为优选，所述掩膜层为氮化物。
[0032]作为优选，选用热磷酸溶液去除所述掩膜层。
[0033]作为优选，选用热磷酸溶液去除所述牺牲材料层。
[0034]作为优选，所述第二介电层为氧化物层。
[0035]作为优选，选用灰化法去除所述第二介电层。
[0036]作为优选，所述栅氧化物层的厚度为2_5nm。
[0037]在本发明中为了使制备得到的鳍片和顶部高度均一的栅极结构，在形成鳍片后，选用方向导向性方法沉积介电层以及位于所述介电层上的牺牲材料层，所述方向导向性方法优选为GCIB方法，由于所述方法仅在所述沟槽和鳍片表面上垂直生长形成所述介电层和牺牲材料层，不会在侧壁上生长沉积，因而也就避免了再蚀刻去除的步骤，同时所述鳍片上以及沟槽内填充的材料均选用和所述鳍片具有较大蚀刻选择比的材料，以保证在蚀刻去除的过程中不会对所述鳍片造成损坏，使得到鳍片和顶部高度均一。本发明所述方法制备得到的器件栅极结构的顶部高度均一性好，而且工艺过程更加简单，与现有工艺高度兼容，降低了工艺成本。

【专利附图】

【附图说明】
[0038]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
[0039]图la_i为现有技术中制备FinFET制备过程首I]面不意图；
[0040]图2a_k为本发明一【具体实施方式】中FinFET制备过程剖面示意图；
[0041]图3为采用气体团簇离子束沉积介电层的剖面示意图；
[0042]图4为本发明一【具体实施方式】中制备所述FinFET的工艺流程图。

【具体实施方式】
[0043]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0044]为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述FinFET半导体器件的制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0045]应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0046]现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
[0047]下面将结合图2a_k对本发明所述FinFET半导体器件的制备方法进行详细描述。
[0048]如图2a所示，提供半导体衬底，在所述半导体的衬底201，在所述半导体衬底201上形成掩膜层202 ；
[0049]其中所述半导体衬底201可以是以下所提到的材料中的至少一种:硅、绝缘体上硅(SOI )、绝缘体上层叠硅(SSOI )、绝缘体上层叠锗化硅(S-SiGeOI )、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。此外，半导体衬底上可以被定义有源区。
[0050]所述掩膜层202用于保护位于下方的半导体衬底以及后面形成的鳍片，所述掩膜层与位于下方的鳍片应具有高的蚀刻选择比，以保证在去除所述掩膜层的过程中，所述鳍片不被蚀刻，作为优选，在本发明的一【具体实施方式】中掩膜层202可以为氮掺杂的碳化娃层NDC(Nitrogen dopped Silicon Carbite)或者SiN层，其中，所述碳化娃层NDC(Nitrogendopped Silicon Carbite)或者SiN层的沉积方法可以选用化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种，作为进一步的优选，所述掩膜层202为SiN层，其厚度为20-500埃，通过物理气相沉积(PVD)法形成，但所述厚度以及形成方法并不据局限于该示例。
[0051]然后图案化所述掩膜层202以及部分所述半导体衬底201，以形成多个沟槽和位于所述沟槽之间的鳍片208，作为优选，所述沟槽为浅沟槽，具体地，在本发明的一【具体实施方式】中，首先在所述掩膜层202上形成光刻胶层，然后对所述光刻胶层进行光刻，形成多个沟槽，所述沟槽的数目并不局限于某一数值，可以根据工艺具体需要进行设置。
[0052]以所述图案化的光刻胶层为掩膜蚀刻所述掩膜层202和半导体衬底201，以形成多个沟槽和位于所述沟槽之间的多个鳍片208，作为优选，选用干法蚀刻所述掩膜层202和所述半导体衬底201，形成的所述沟槽的深度为3K-6K埃，其中，所述沟槽的深度并不局限于上述范围，可以根据具体工艺的需要进行调整。
[0053]在本发明的一【具体实施方式】中，选用干法蚀刻所述掩膜层202和半导体衬底201，在所述干法蚀刻中可以选用CF4、CHF3，另外加上N2、CO2, O2中的一种作为蚀刻气氛，其中气体流量为 CF410-200sccm，CHF310-200sccm, N2 或 CO2 或 0210_400sccm，所述蚀刻压力为30-150mTorr，蚀刻时间为5_120s，优选为5_60s，更优选为5_30s。形成如图2a所示的4个沟槽，其中所述沟槽的深度完全一致，以保持在后续工艺中形成的鳍片的高度均一，但是其开口的关键尺寸可以有所不同，例如位于左侧的3个沟槽的宽度为50-200埃，而位于右侧的沟槽的开口的关键尺寸更大为400-2000埃，但是所述沟槽的形状以及开口的关键尺寸均为示例性的，并不局限于该范围。
[0054]参照图2b，在所述沟槽底部以及掩膜层202的水平表面上，沿竖直方向沉积第一介电层203，在水平方向上并不沉积所述第一介电层203，以避免后续过程中需要蚀刻掉水平方向上的第一介电层203 ；
[0055]具体地，在该步骤中为了克服平坦化以及蚀刻过程中引起鳍片高度不均一的问题，在沉积所述第一介电层203时，仅在所述沟槽底部和所述掩膜层202水平表面竖直方向上形成第一介电层203，以填充所述沟槽，形成浅沟槽隔离，以使所述多个鳍片相互隔离，其中所述第一介电层的厚度取决于将要形成的鳍片的高度，所述沟槽的深度减去所述沟槽内形成的第一介电层203的厚度，即为在沟槽两侧形成的鳍片的高度，所述第一介电层203的厚度并不局限于某一范围，可以根据工艺的需要进行选择。
[0056]在该过程中由于仅在所述沟槽的底部竖直生长，而没有在沟槽侧壁以及掩膜层的侧壁上生长所述第一介电层203，因而避免了后续过程中蚀刻去除鳍片侧壁上第一介电层203的步骤，消除了蚀刻过程引起鳍片高度不均一的根源，为形成高度均一鳍片和栅极结构提供了基础。
[0057]作为优选，所述第一介电层优选为硅氧化物，例如S12, S1N等，优选为Si02。
[0058]作为优选，为了实现仅在所述沟槽底部以及掩膜层202的竖直方向上形成第一介电层203,而不再水平方向上形成第一介电层203,选用气体团簇离子束(gas cluster 1nbeam, GCIB)的方法沉积所述第一介电层203，所述GCIB沉积方法具有高度方向导向性，确保仅在所述沟槽底面沉积，而不在侧壁上沉积所述第一介电层203。
[0059]所述气体团簇离子束(GCIB)工艺可使用于提供由沟槽底部向上的介电层沉积工艺，此气体团簇为纳米尺寸材料的聚集，此纳米尺寸材料在标准状态和提升温度和压力的条件下为气态。当气态的材料以喷射气流的方式释放进入一真空腔体，当喷射气流的静焓转换成动能时，喷射气流自然地冷却。此冷却效果导因于喷射气流在真空腔体中膨胀。一部分的喷射气流快速冷却并从气体状态凝结。可借由电子束轰击将此气体团簇离子化，因为电子束轰击可允许气体团簇形成为具有方向性的可控制能量束。
[0060]图3为所述气体团簇离子束中具有方向性的离子团簇到达沟槽或者掩膜层202，以沉积介电层的剖面示意图。图3显示离子团簇10为具有方向性的，且以垂直于沟槽底部和所述掩膜层202的方向到达沟槽底部和所述掩膜层202的表面。由于离子团簇10为具有方向性的，因此仅少数或没有沉积物出现在平行于离子团簇10行径方向的表面(沟槽的侧壁)上。此沉积特性消除了传统PVD和CVD沉积所发生的悬挂凸出结构和深宽比增加的问题。
[0061]如图2b所示，所述第一介电层203沉积于沟槽的底部，且沉积于掩膜层202的顶部，在所述沟槽侧壁和所述掩膜层202的侧壁上几乎没有沉积，其沉积在侧壁上的厚度可以忽略，可以认为定向的沉积。上述气体团簇的形成是借由将含硅和氧的前驱物，例如SiH4和O2释放于一真空腔体中。可将团簇离子化或加以过滤，使其行径垂直于沟槽底部的表面。也可借由一电场将离子团簇加速，以获致所欲的动能，并且根据本发明的一实施例，当离子团簇撞击沟槽底部表面和所述掩膜层202表面时，离子团簇将分解，形成Si02。离子团簇可具有动能的能量范围约介于IkeV至数十keV之间，例如IkeV至90keV。
[0062]参照2c，仅在所述第一介电层203上竖直方向上沉积牺牲材料层204 ；
[0063]具体地，在该步骤中选用方向导向性方法沉积所述牺牲材料层204，优选为GCIB方法，在所述第一介电层203上方向性的沉积牺牲材料层204，在竖直方向上形成具有一定厚度的牺牲材料层204，而在所述第一介电层203上几乎不沉积所述牺牲材料层204。
[0064]作为优选，所述牺牲材料层204和所述鳍片以及第一介电层203应具有高的蚀刻选择比，在蚀刻去除所述牺牲材料层204时，所述第一介电层203和所述鳍片不会受到损坏，以确保制备得到的鳍片和栅极结构的高度具有均一性。
[0065]作为优选，所述牺牲材料层204为氮化物，例如SiN。
[0066]在本发明的一【具体实施方式】中，所述第一介电层203选用S12,所述所述牺牲材料层204选用SiN，对所述牺牲材料层204的厚度并不进行限制。
[0067]参照2d，沉积第二介电层205，以填充所述浅沟槽；
[0068]具体地，所述第二介电层205选用与所述鳍片具有高蚀刻选择比的材料，在后续工艺中蚀刻去除的步骤中，不会对所述鳍片造成影响，使所述鳍片高度均一，作为优选，所述第二介电层205选用氧化物，例如S12等，所述第二介电层205的沉积方法可以为化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)中的一种。
[0069]所述第二介电层205填充所述浅沟槽，并完全覆盖所述牺牲材料层204，如图2d所/Jn ο
[0070]参照2e，平坦化所述第二介电层205至所述掩膜层202 ；
[0071]在该步中可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。化学机械抛光平坦化方法更常用。
[0072]作为优选，该平坦化步骤以所述掩膜层202作为停止层，以露出所述掩膜层202。
[0073]参照2f，去除所述掩膜层202，以露出所述鳍片208 ；
[0074]具体地，选用蚀刻选择比高的方法去除所述掩膜层202，以保证完全去除所述掩膜层202的同时，不损坏所述鳍片208，可以选用干法蚀刻或者湿法蚀刻。
[0075]在本发明的一种【具体实施方式】中，所述掩膜层202为氮化物，优选为SiN，所述鳍片为Si，优选湿法蚀刻去除所述掩膜层202，优选磷酸，为了获得更好的蚀刻效果，选用热磷酸进行蚀刻，所述热磷酸的温度为20-60°C，为了能更加完全去除所述掩膜层，所述热磷酸的温度为40-50°C，其浓度可以选用常规浓度，并不局限于某一范围，同时在该步骤中还可以选用其他蚀刻液，只要所述蚀刻液对于所述掩膜层202和所述鳍片208具有高度的蚀刻选择比确保所述鳍片高度均一即可。
[0076]参照2g，去除所述第二介电层205，以露出位于所述沟槽中的牺牲材料层204，同时露出部分所述鳍片208 ；
[0077]具体地，在该步骤中选用对所述第二介电层205和所述鳍片208具有高蚀刻选择比的蚀刻方法去除所述第二介电层205，以保证在去除所述第二介电层205的过程中不会蚀刻损坏所述鳍片208，以得到高度均一的鳍片和栅极结构。
[0078]在本发明的一【具体实施方式】中，所述第二介电层205为氧化物层，在该步骤中选用灰化法去除所述第二介电层205，所述灰化法可以选用本领域常用的方法，具体参数可以根据需要进行选择，并不局限于某一数值范围，只要能够实现上述目的即可。
[0079]参照2h，去除所述牺牲材料层204，以露出所述鳍片208 ；
[0080]具体地，选用蚀刻选择比高的方法去除所述牺牲材料层204，以保证完全去除所述牺牲材料层204的同时，不损坏所述鳍片208，可以选用干法蚀刻或者湿法蚀刻。
[0081]在本发明的一种【具体实施方式】中，所述牺牲材料层204为氮化物，优选为SiN，所述鳍片208为Si，优选湿法蚀刻去除所述牺牲材料层204，优选磷酸，为了获得更好的蚀刻效果，选用热磷酸进行蚀刻，所述热磷酸的温度为20-60°C，为了能更加完全去除所述牺牲材料层204，所述热磷酸的温度为40-50°C，其浓度可以选用常规浓度，并不局限于某一范围，同时在该步骤中还可以选用其他蚀刻液，只要所述蚀刻液对于所述牺牲材料层204和所述鳍片208具有高度的蚀刻选择比确保所述鳍片高度均一即可。
[0082]参照2i，沉积虚设栅氧化物层206 ；
[0083]具体地，沉积虚设栅氧化物层206，以覆盖所述鳍片208和所述第一介电层203，所述虚设栅氧化物层206不仅位于所述鳍片208的上表面还形成于所述鳍片208的侧壁上，作为优选，所述虚设栅氧化物层206的厚度为2-5nm，所述虚设栅氧化物层206为Si02。
[0084]所述虚设栅氧化物层206的沉积方法可以为化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)中的一种，优选化学气相沉积法(CVD)。
[0085]参照2j，沉积栅材料层207，以填充所述沟槽；
[0086]具体地，沉积栅材料层，以填充所述沟槽中的空隙，同时覆盖所述鳍片208，所述栅材料层优选为Si或者多晶娃。
[0087]所述栅材料层的的沉积方法可以为化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)中的一种，优选化学气相沉积法(CVD)。
[0088]在本发明的一具体地实施方式中，所述栅材料为Si材料层，形成所述Si材料层，工艺条件包括:反应气体为硅烷(SiH4),所述硅烷的流量范围可为100?200立方厘米/分钟(sccm)，如150sccm ;反应腔内温度范围可为700?750摄氏度；反应腔内压力可为250?350毫毫米萊柱(mTorr),如300mTorr ;所述反应气体中还可包括缓冲气体,所述缓冲气体可为氦气(He)或氮气,所述氦气和氮气的流量范围可为5?20升/分钟(slm)，如8slm、10slm 或 15slm。
[0089]参照2k，执行平坦化步骤，停止于所述栅材料层207 ；
[0090]在该步中可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。化学机械抛光平坦化方法更常用。
[0091]所述平坦步骤可用于CMP过程的原位轮廓控制(in-situ profile control),平坦化后得到的所述顶部栅极的高度均一，均为H。
[0092]在本发明中为了使制备得到的鳍片和顶部高度均一的栅极结构，在形成鳍片后，选用方向导向性方法沉积介电层以及位于所述介电层上的牺牲材料层，所述方向导向性方法优选为GCIB方法，由于所述方法仅在所述沟槽和鳍片表面上垂直生长形成所述介电层和牺牲材料层，不会在侧壁上生长沉积，因而也就避免了再蚀刻去除的步骤，同时所述鳍片上以及沟槽内填充的材料均选用和所述鳍片具有较大蚀刻选择比的材料，以保证在蚀刻去除的过程中不会对所述鳍片造成损坏，使得到鳍片和顶部高度均一。本发明所述方法制备得到的器件栅极结构的顶部高度均一性好，而且工艺过程更加简单，与现有工艺高度兼容，降低了工艺成本。
[0093]图4为本发明所述半导体器件制备方法流程图，具体地包括以下步骤:
[0094]步骤201:提供半导体衬底，在所述半导体衬底上形成掩膜层；
[0095]步骤202:图案化所述掩膜层和部分所述半导体衬底，以形成多个沟槽和位于所述沟槽之间的鳍片；
[0096]步骤203:仅在所述沟槽底部和所述掩膜层的水平面上沿竖直方向沉积第一介电层；
[0097]步骤204:仅在所述第一介电层的水平面上沿竖直方向沉积牺牲材料层；
[0098]步骤205:沉积第二介电层，以填充所述沟槽；
[0099]步骤206:平坦化所述第二介电层至所述掩膜层，以去除所述掩膜层上的所述第一介电层；
[0100]步骤207:去除所述掩膜层，去除所述第二介电层，以露出所述牺牲材料层；
[0101]步骤208:去除所述牺牲材料层，以露出所述第一介电层，得到高度均一的鳍片；
[0102]步骤209:在所述第一介电层和所述鳍片上沉积栅氧化物层；
[0103]步骤210:在所述栅氧化物层上沉积栅材料层，以填充所述沟槽；
[0104]步骤211:执行平坦化步骤停止于所述栅材料层，以形成顶部高度均一的栅极结构。
[0105]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种FinFET半导体器件的制备方法，包括: 提供半导体衬底； 在所述半导体衬底上形成掩膜层； 图案化所述掩膜层和部分所述半导体衬底，以形成多个沟槽和位于所述沟槽之间的鳍片; 仅在所述沟槽底部和所述掩膜层的水平面上沿竖直方向沉积第一介电层； 去除所述掩膜层上的所述第一介电层； 去除所述掩膜层，得到高度均一的鳍片。
2.根据权利要求1所述的方法，其特征在于，在去除所述掩膜层上的所述第一介电层之前还包括: 仅在所述第一介电层的水平面上沿竖直方向沉积牺牲材料层； 沉积第二介电层，以填充所述沟槽。
3.根据权利要求2所述的方法，其特征在于，平坦化所述第二介电层至所述掩膜层，以去除所述掩膜层上的所述第一介电层。
4.根据权利要求3所述的方法，其特征在于，在去除所述掩膜层，以露出所述鳍片之后还包括: 去除所述第二介电层，以露出所述牺牲材料层； 去除所述牺牲材料层，以露出所述第一介电层，得到高度均一的鳍片。
5.根据权利要求1或4所述的方法，其特征在于，所述方法还包括以下步骤: 在所述第一介电层和所述鳍片上沉积栅氧化物层； 在所述栅氧化物层上沉积栅材料层，以填充所述沟槽； 执行平坦化步骤停止于所述栅材料层，以形成顶部高度均一的栅极结构。
6.根据权利要求1所述的方法，其特征在于，沉积所述第一介电层的方法为气体团簇离子束沉积。
7.根据权利要求1所述的方法，其特征在于，所述第一介电层为氧化物层。
8.根据权利要求2所述的方法，其特征在于，沉积所述牺牲材料层的方法为气体团簇离子束沉积。
9.根据权利要求2所述的方法，其特征在于，所述牺牲材料层为氮化物层。
10.根据权利要求1所述的方法，其特征在于，所述沟槽的深度为3000-6000埃。
11.根据权利要求1所述的方法，其特征在于，所述掩膜层为氮化物。
12.根据权利要求1所述的方法，其特征在于，选用热磷酸溶液去除所述掩膜层。
13.根据权利要求4所述的方法，其特征在于，选用热磷酸溶液去除所述牺牲材料层。
14.根据权利要求2所述的方法，其特征在于，所述第二介电层为氧化物层。
15.根据权利要求4所述的方法，其特征在于，选用灰化法去除所述第二介电层。
16.根据权利要求5所述的方法，其特征在于，所述栅氧化物层的厚度为2-5nm。
【文档编号】H01L21/28GK104183486SQ201310190081
【公开日】2014年12月3日 申请日期:2013年5月21日 优先权日:2013年5月21日
【发明者】邓武峰 申请人:中芯国际集成电路制造(上海)有限公司