垂直隧穿场效应晶体管单元的制作方法
【专利摘要】本发明公开了一种垂直隧穿场效应晶体管(TFET)器件。该TFET器件包括：源极接触件，位于源极区上；多个栅极接触件，位于栅极堆叠件的平面部分上；以及多个漏极接触件，设置在漏极区上。TFET器件的源极接触件与其他两个TFET器件的其他两个相邻的源极接触件进行排列，使得每一个源极接触件都位于等边三角形的三个角中的一个角上。
【专利说明】垂直隧穿场效应晶体管单元
[0001]交叉参考
[0002]本专利涉及以下专利，其内容结合于此作为参考:
[0003].2013 年 I 月 18 日提交的标题为 “A Vertical Tunneling Field-EffectTransistor Cell And Fabricating The Same”的申请序列第 13/745，459 号(代理人案号为 24061.2324)。
[0004].2013 年 I 月 18 日提交的标题为 “A Vertical Tunneling Field-EffectTransistor Cell And Fabricating The Same”的申请序列第 13/745，225 号(代理人案号为 24061.2328)。
[0005].2013 年 I 月 18 日提交的标题为 “A Vertical Tunneling Field-EffectTransistor Cell And Fabricating The Same”的申请序列第 13/745，579 号(代理人案号为 24061.2330)。
[0006].2013 年 I 月 24 日提交的标题为 “A Vertical Tunneling Field-EffectTransistor Cell And Fabricating The Same”的申请序列第 13/749，186 号(代理人案号为 24061.2331)。
【技术领域】
[0007]本发明总的来说涉及半导体领域，更具体地涉及垂直隧穿场效应晶体管单元。
【背景技术】
[0008]半导体集成电路工业在过去的几十年里经历了迅速发展。半导体材料和设计的技术进步已产生了越来越小且更为复杂的电路。这些材料和设计的进步由于与处理和制造相关的技术同样经历技术进步而成为可能。在半导体发展的过程中，随着能够可靠制造的最小部件的尺寸减小，每单位面积的互连器件的数量增大。
[0009]然而，随着最小部件尺寸的减小，出现了许多挑战。由于部件变得更加紧密，所以电流泄露会变得更加明显，信号会更容易串扰，并且电源的使用已成为一个重要的关注点。半导体集成电路工业在继续缩小工艺的努力下已取得了很多发展。其中一个发展是利用隧穿场效应晶体管(TFET)取代或补充传统MOS场效应晶体管的潜力。
[0010]由于其60mV/dec的亚阈值摆幅,隧穿FET是能够进一步减小电源电压而不会大幅增加截止状态漏电流的具有前景的器件。然而，现有的TFET在各个方面还不能令人满意。
【发明内容】
[0011]根据本发明的一个方面，提供了一种半导体器件，包括:衬底；突起结构，设置在衬底上方并且从衬底的平面突出；栅极堆叠件，设置在衬底的上方，栅极堆叠件具有关于突起结构对称且与衬底的表面平行的平面部分以及环绕截锥形的突起结构的中部的栅极表面；以及源极区，设置为截锥形的突起结构的顶部，源极区包括与栅极堆叠件的栅极表面的顶部重叠的部分；漏极区，设置在衬底的上方、对称地与突起结构相邻且延伸至突起结构的底部来作为凸起漏极区；源极接触件，设置在源极区上；栅极接触件，设置在栅极堆叠件的平面部分上；漏极接触件，设置在漏极区上；以及源极接触件与其他两个相邻的半导体器件的其他两个源极接触件进行排列，使得每一个源极接触件都位于等边三角形的三角中的一角上。
[0012]优选地，关起结构包括圆柱体结构。
[0013]优选地，栅极接触件和漏极接触件沿着相互正交的两条直线对称地对齐。
[0014]优选地，该半导体器件具有对称的四个栅极接触件和四个漏极接触件，四个栅极接触件中的至少一个和四个漏极接触件中的至少一个位于栅极堆叠件的平面部分和漏极区中。
[0015]优选地，栅极接触件沿着相互正交的两条直线对称分布，漏极接触件沿着相互正交的另外两条直线对称分布，并且栅极接触件与最近的对应漏极接触件成45度角。
[0016]优选地，栅极接触件和漏极接触件沿着三条直线对称地对齐，每一条直线都穿过一个公共点且相互偏移60度角。
[0017]优选地，该半导体器件具有对称的六个栅极接触件和六个漏极接触件，六个栅极接触件中的至少一个和六个漏极接触件中的至少一个位于栅极堆叠件的平面部分和漏极区中。
[0018]优选地，栅极接触件沿着三条直线对称地分布，三条直线中的每一条直线都穿过一个公共点且相互偏移60度角，漏极接触件沿着另外三条直线对称地分布，另外三条直线中的每一条直线都穿过一个公共点且相互偏移60度角，并且栅极接触件与最近的对应漏极接触件成30度角。
[0019]优选地，突起结构包括正六边形柱体结构。
[0020]优选地,突起结构包括椭圆形柱体结构。
[0021]优选地，突起结构包括正方形柱体结构。
[0022]优选地，该半导体器件还包括:隔离部件，设置在漏极区之间；以及隔离介电层，设置在衬底的上方，隔离介电层包括位于漏极区和栅极堆叠件的平面部分之间的部分。
[0023]根据本发明的另一方面，提供了一种半导体器件，包括:半导体衬底；圆柱形突起，设置在衬底上方且从半导体衬底的平面突出；源极区，位于突起的顶部；高1^/金属栅极(HK/MG)，设置在半导体上方，HK/MG具有关于圆柱形突起对称且与半导体衬底的表面平行的平面部分和环绕圆柱形突起的中部的栅极表面，栅极表面包括与源极区重叠的部分；漏极区，设置在半导体衬底的上方、对称地与圆柱形突起相邻且延伸至圆柱形突起的底部来作为凸起漏极区；隔离介电层，设置在HK/MG的平面部分和漏极区之间、源极区和漏极区的上方；源极接触件，设置在源极区上；栅极接触件，设置在HK/MG的平面部分上；漏极接触件，设置在漏极区上；以及源极接触件与其他两个相邻半导体器件的另外两个源极接触件进行排列，使得每一个源极接触件都位于等边三角形的三角中的一个角上。
[0024]优选地，栅极接触件和漏极接触件沿着相互正交的两条直线对称地对齐。
[0025]优选地，栅极接触件沿着相互正交的两条直线对称分布，漏极接触件沿着相互正交的另外两条直线对称分布，并且栅极接触件与最近的对应漏极接触件成45度角。
[0026]优选地，栅极接触件和漏极接触件沿着三条直线对称地对齐，其中相邻两条直线相互成60度角。[0027]优选地，栅极接触件沿着三条直线对称地分布，三条直线中的每一条直线都穿过一个公共点且相互偏移60度角，漏极接触件沿着另外三条直线对称地分布，另外三条直线中的每一条直线都穿过一个公共点且相互偏移60度角，并且栅极接触件与最近的对应漏极接触件成30度角。
[0028]根据本发明的又一方面，提供了一种半导体器件，包括:第一圆柱形隧穿场效应晶体管(TFET)、第二圆柱形TFET和第三圆柱形TFET，每一个TFET都具有源极接触件、栅极接触件和漏极接触件；其中，第一圆柱形TFET的源极接触件与第二圆柱形TFET和第三圆柱形TFET的源极接触件进行排列，使得每一个源极接触件都位于等边三角形的顶点；以及其中，这三个TFET的栅极接触件和漏极接触件沿着多于一条的直线对称地对齐。
[0029]优选地，多个栅极接触件和漏极接触件沿着直线对称地对齐，每一条直线都穿过一个公共点且相互偏移固定的角度，其中栅极接触件与对应的漏极接触件对齐。
[0030]优选地，多个栅极接触件和漏极接触件沿着直线对称地对齐，每一条直线都穿过一个公共点且相互偏移固定的角度，其中栅极接触件与漏极接触件所沿直线不同的直线对齐。
【专利附图】
【附图说明】
[0031]当结合附图阅读时，根据以下详细描述最好理解本发明。需要强调的是，根据工业的标准惯例，各个部件没有按照比例绘制并且只用于说明的目的。事实上，为了清楚地讨论,可任意增大或减小各个部件的尺寸。
[0032]图1是根据一个实施例的半导体器件的截面图。
[0033]图2A和图2B是根据图1的一个实施例的半导体器件的俯视示意图。
[0034]图3A和图3B是根据另一个实施例的半导体器件的俯视不意图。
[0035]图4A和图4B是根据又一个实施例的半导体器件的俯视示意图。
[0036]图5A和图5B是根据又一个实施例的半导体器件的俯视不意图。
【具体实施方式】
[0037]应该理解，为了实现本发明的不同特征，以下发明提供了许多不同的实施例或实例。下文描述了部件和配置的具体实例以简化本发明。当然这些仅仅是实例并不用于限制。此外，在以下描述中，在第二工艺之前执行第一工艺可包括在第一工艺后立即执行第二工艺的实施例，并且还可包括在第一工艺和第二工艺之间执行附加工艺的实施例。为了简化和清楚，可按照不同的比例任意绘制各个部件。而且，在以下描述中，第一部件形成在第二部件上方或第二部件上可包括第一部件和第二部件被形成为直接接触的实施例，并且还可包括在第一部件和第二部件之间形成附加部件使得第一部件和第二部件不直接接触的实施例。
[0038]图1示出了隧穿场效应晶体管(TFET) 200。TFET器件200包括硅衬底210。在可选实施例中，衬底210可包括锗、硅锗、砷化镓、碳化硅、砷化铟、磷化铟、磷化镓砷、铟化镓或其他适合的半导体材料。可选地且对于一些实施例，衬底210可包括外延层。例如，衬底210可具有覆盖块状半导体的外延层。进一步地，为了提高性能衬底210可发生应变。例如，外延层可包括与块状半导体的材料不同的半导体材料，诸如通过包括选择性外延生长(SEG)的工艺形成的覆盖块状硅的硅锗层或覆盖块状硅锗的硅层。而且，衬底210可包括诸如隐埋介电层的绝缘体上半导体(SOI)结构。同样可选地，衬底210可包括诸如通过称为注氧隔离(SMOX)技术、晶圆接合、SEG或其他适合的方法形成的诸如隐埋氧化物(BOX)层的隐埋介电层。事实上，各个实施例可包括各种衬底结构和材料中的任何一种。衬底210还可包括通过诸如离子注入和/或扩散的工艺得到的各种P型掺杂区和/或η型掺杂区。这些掺杂区包括η阱和ρ阱。
[0039]TFET器件200还包括从衬底210的平面突起、具有第一宽度W1的突起结构220。可通过光刻和蚀刻工艺形成突起结构220。蚀刻工艺可包括湿蚀刻、干蚀刻或它们的组合。突起结构220可形成为具有与衬底210的平面所成角度范围在约45度至约90度之间的侧壁。在一个实施例中，突起结构220的形状为圆柱体。可选地，突起结构220的形状为正方柱体、椭圆柱体、长方柱体、正六边形柱体或其他多边形柱形。
[0040]TFET器件200还包括形成在衬底210上位于突起结构220之间的隔离部件230。隔离部件230包括通过使用不同的处理技术形成的不同结构。在一个实施例中，隔离部件230是浅沟槽隔离(STI)部件。形成STI可包括在衬底210中蚀刻一个沟槽并且用诸如氧化硅、氮化硅或氮氧化硅的绝缘材料来填充沟槽。填充后的沟槽可具有多层结构，诸如用氮化硅填充沟槽的热氧化物衬垫层。
[0041]TFET器件200还包括在衬底210上具有第二宽度W2的漏极区240。第二宽度W2基本上比第一宽度W1大。在一个实施例中，漏极区240与突起结构220同心。可通过掺杂和退火形成漏极区240。在本实施例中，形成漏极区240使其与突起结构220相邻并且延伸至突起结构220的底部，该漏极区240称为凸起漏极区240。对于ρ型TFET，漏极区240可掺杂有诸如硼或BF2的ρ型掺杂物。对于η型TFET，漏极区240可掺杂有诸如磷、砷或它们的组合的η型掺杂物。
[0042]TFET器件200还包括栅极堆叠件250。栅极堆叠件250包括与突起结构220同心且与衬底210的表面平行的平面部分、以及环绕突起结构220中部的栅极表面(gatingsurface)。在一个实施例中，栅极堆叠件250的平面外的栅极表面与凸起漏极区240的一部分重叠。栅极堆叠件250具有总宽度，即第三宽度w3。W3基本上比突起结构220的第一览度W1大但比漏极区240的览度W2小。
[0043]可通过包括沉积、光刻图案化和蚀刻工艺的步骤形成栅极堆叠件250。沉积工艺包括化学汽相沉积(CVD)、原子层沉积(ALD)、物理汽相沉积(PVD)、金属有机CVD(MOCVD)、其他适合的方法和/或它们的组合。光刻图案化工艺包括光刻胶涂覆(例如，旋涂)、软烘、掩模对准、曝光、曝光后烘焙、显影光刻胶、清洗、干燥(例如，硬烘)、其他适合的工艺和/或它们的组合。蚀刻工艺包括干蚀刻、湿蚀刻或它们的组合。
[0044]在一个实施例中，栅极堆叠件250是高k (HK) /金属栅极(MG)。HK/MG包括栅极介电层和MG。栅极介电层可包括界面层(IL)和高k(HK)介电层。IL包括氧化物、HfSiO和氮氧化物。HK 介电层可包括 La0、A10、Zr0、Ti0、Ta205、Y203、SrTi03 (STO) ,BaTiO3(BTO) ,BaZrO,HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba、Sr) TiO3 (BST)、Al2O3' Si3N4、氮氧化物(SiON)或其他适合的材料。MG可包括单层或多层，诸如金属层、衬垫层、润湿层和粘合层。MG 可包括 T1、Ag、Al、TiAlN, TaC, TaCN, TaSiN, Mn、Zr、TiN, TaN, Ru、Mo、Al、WN、Cu、W或任何适合的材料。[0045]在另一个实施例中，栅极堆叠件250是多晶硅栅极堆叠件。多晶硅栅极堆叠件可包括栅极介电层和沉积在栅极介电层上方的多晶硅层。栅极介电层包括氧化硅、氮化硅或任何其他适合的材料。
[0046]TFET器件200还包括位于突起结构220顶部上的源极区260，源极区260包括与栅极堆叠件250的栅极表面重叠的部分。以不同于漏极区240的掺杂类型形成源极区260。在一个实施例中，在去除硬掩模后，通过光刻图案化、注入和退火形成源极区260。在另一个实施例中，首先使突起结构220凹进，然后通过光刻图案化、注入和退火在凹进的突起结构220的顶部形成源极区260。在又一个实施例中，在凹进的突起结构220上外延生长半导体材料。半导体材料层包括:基本半导体材料，诸如锗(Ge)或硅(Si);或化合物半导体材料，诸如砷化镓(GaAs)、砷化铝镓(AlGaAs);或半导体合金，诸如硅锗(SiGe)、磷化砷镓(GaAsP)。外延工艺包括CVD沉积技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其他适合的工艺。在外延工艺过程中，可原位掺杂源极区260。在一个实施例中，没有原位掺杂源极区260，而是执行注入工艺(即，结注入工艺)来掺杂源极区260。
[0047]TFET器件200还包括设置在衬底210上的隔离介电层270，隔离介电层270包括在栅极堆叠件250的平面部分和漏极区240之间以及在源极区260上方的部分。隔离介电层270包括氧化硅、氮化硅、碳化硅、氮氧化物或其他适合的材料。隔离介电层270可包括通过几次沉积形成的多层。此外，执行CMP工艺以平坦化隔离介电层270的顶面。
[0048]TFET器件200还包括通过光刻图案化和蚀刻工艺形成的源极接触件280、栅极接触件282和漏极接触件284。蚀刻工艺包括干蚀刻、湿蚀刻或它们的组合。干蚀刻工艺可使用含氟气体(例如，CF4, SF6, CH2F2, CHF3和/或C2F6)、含氯气体(例如，Cl2, CHC13、CCl4和/或BCl3)、含溴气体(HBr和/或CHBr3)、含碘气体、其他适合的气体和/或等离子体和/或它们的组合。蚀刻工艺可包括多步骤蚀刻以达到蚀刻的选择性、灵活性和期望蚀刻轮廓。在本实例中，与选择隔离介电层270的材料相配合，接触件蚀刻被配置为相对于源极区260、栅极堆叠件250和漏极区240具有足够的选择性。在一个实施例中，在栅极堆叠件250的平面部分形成栅极接触件282。
[0049]图2A示出了圆柱形状的TFET器件200的一个实施例，其中源极接触件280、栅极接触件282和漏极接触件284在两条正交的直线A-A和B-B上对齐。栅极接触件282和漏极接触件284对称地对齐。作为一个实例，TFET器件200包括对称地位于栅极堆叠件的平面部分和漏极区的四个栅极接触件282和四个漏极接触件284。可选地，TFET200可包括其他适合的多边柱形。
[0050]图2B示出了一个实施例，其中三个相邻的TFET器件200的源极接触件280被配置为相互定位，使得如图所示每一个TFET器件200的源极接触件280都位于等边三角形的不同顶点处，并且该三角形的一边贯穿一组接触件282、284。
[0051]图3A示出了与TFET器件200类似的TFET器件300的可选实施例。TFET器件300的许多方面都与TFET器件200共有并且以上发明的许多内容也适用于这里。然而，TFET器件300的接触件的配置和分布不同于TFET器件200的接触件的配置和分布。TFET器件300具有圆柱形状和源极接触件280。栅极接触件282被配置为在两条正交的直线A-A和B-B上对齐。栅极接触件282对称地对齐。漏极接触件284被配置为在另外两条直线C-C和D-D上对齐，每一条直线都穿过一个公共点并且相互偏移90度。直线C-C和D-D分别与直线A-A和B-B中最近的一条成45度角。漏极接触件284对称地对齐。作为一个实例，TFET器件300包括对称地位于栅极堆叠件的平面部分和漏极区的四个栅极接触件282和四个漏极接触件284。可选地，TFET器件300可包括诸如正六边形柱体的其他适合的多边形柱体且栅极接触件282和漏极接触件284沿着对角线对称配置。
[0052]图3B示出了一个实施例，其中三个相邻的TFET器件300的源极接触件280被配置为相互定位，使得如图所示每一个TFET器件300的源极接触件280都位于等边三角形的不同顶点处，并且该三角形的一边贯穿一组接触件282。
[0053]图4A示出了与TFET器件200类似的TFET器件400的可选实施例。TFET器件400的许多方面都与TFET器件200共有并且以上发明的许多内容也适用于这里。然而，TFET器件400的接触件的配置和分布不同于TFET器件200接触件的配置和分布。TFET器件400具有圆柱形状并且源极接触件280、栅极接触件282和漏极接触件284被配置为在三条直线A-A、E-E和F-F上对齐，每一条直线都穿过一个公共点且相互偏移60度角。栅极接触件282和漏极接触件284对称地对齐。作为一个实例，TFET器件400包括对称位于栅极堆叠件的平面部分和漏极区的六个栅极接触件282和六个漏极接触件284。可选地，TFET器件400可包括诸如正六边形柱体的其他适合的多边形柱体且栅极接触件282和漏极接触件284沿着对角线对称配置。
[0054]图4B示出了一个实施例，其中三个相邻的TFET器件400的源极接触件280被配置为相互定位，使得如图所示每一个器件400的源极接触件280都位于等边三角形的不同顶点处，并且该三角形的三边都贯穿对应组的接触件282、284。
[0055]图5A示出了与TFET器件200类似的TFET器件500的另一个可选实施例。TFET器件500的许多方面都与TFET器件200共有并且以上发明的许多内容也适用于这里。然而，TFET器件500的接触件的配置和分布不同于TFET器件200接触件的配置和分布。器件500具有圆柱形状和源极触点280。栅极接触件282被配置为在三条直线A_A、E-E和F-F上对齐，每一条直线都穿过一个公共点并且相互偏移60度角。栅极接触件282对称地对齐。漏极接触件284被配置为在另外三条直线B-B、G-G和H-H上对齐，每一条直线都穿过一个公共点并且相互偏移60度角。它们分别与直线A-A、E-E和F-F中最近的一条直线成30度角。作为一个实例，器件500包括对称位于栅极堆叠件的平面部分和漏极区上的六个栅极接触件282和六个漏极接触件284。可选地，TFET500可包括诸如正六边形柱体的其他适合的多边形柱体且栅极接触件282和漏极接触件284沿着对角线对称配置。
[0056]图5B示出了一个实施例，其中三个相邻的器件500的源极接触件280被配置为相互定位，使得如图所示每一个器件500的源极接触件280都位于等边三角形的不同顶点处，并且该三角形的三边都穿过对应组的接触件282、284。
[0057]类似但与TFET200和TFET300所示的实施例不同的实施例在本发明的范围内。例如，栅极接触件282和漏极接触件284被配置为沿着相邻两条直线之间的角度为30度的六条直线对齐。再如，栅极接触件282和漏极接触件284所沿着对齐的相邻两条直线之间的角度可以是任何适合的角度。因为TFET自身可以根据需要而划分角度，所以这使得电路设计师在对电路设计进行布局时，增大了设计的灵活性。
[0058]TFET器件200以及300、400和500可进一步经历CMOS或MOS技术工艺以形成本领域公知的各种部件和区。例如，后续的工艺可在衬底210上形成被配置为连接TFET器件200、300、400和500的各种部件或结构的各种通孔/导线和多层互连部件(例如，金属层和层间介电层)。例如，多层互连包括诸如常规互连的垂直互连和诸如金属线的水平互连。各种互连部件可采用包括铜、钨和/或硅化物的各种导电材料。金属线可连接接触件/通孔，使得基于诸如电子束光刻系统的光刻系统中的内反馈。
[0059]基于以上内容，本发明提供了一种使用接触件(包括源极接触件、栅极接触件和漏极接触件)的配置和相互定位的相邻垂直TFET器件的配置的垂直TFET器件。具有接触件配置的垂直TFET器件展示了接触件一致性的提高以及放宽(relaxing) 了接触件光刻工艺的工艺窗。
[0060]本发明提供了相对其他现有方法具有一个或多个改进之处的TFET器件的许多不同的实施例。在一个实施例中，该TFET器件包括:衬底；突起结构，设置在衬底上方且从衬底的平面突出；栅极堆叠件，设置在衬底上方。栅极堆叠件具有关于突起结构对称且与衬底的表面平行的平面部分以及环绕突起结构的中部的栅极表面。TFET器件还包括:源极区，设置为突起结构的顶部，包括与栅极堆叠件的栅极表面的顶部重叠的部分；漏极区，设置在衬底上方、对称地与突起结构相邻、并且延伸至突起结构的底部来作为凸起漏极区。TFET器件还包括:源极接触件，位于源极区上；栅极接触件，设置在栅极堆叠件的平面部分处；以及漏极接触件，设置在漏极区上。TFET器件的源极接触件与其他两个相邻TFET器件的其他两个源极接触件进行排列，使得每一个源极接触件都位于等边三角形的三个角中的一个角上。
[0061]在另一个实施例中，一种垂直TFET器件包括:半导体衬底；圆柱形突起，设置在衬底上方且从半导体衬底的平面突出；源极区，位于突起结构的顶部；高1^/金属栅极(HK/MG)，设置在半导体衬底上方。HK/MG具有关于圆柱形突起对称且与半导体衬底的表面平行的平面部分以及环绕圆柱形突起的中部的栅极表面，栅极表面包括与源极区重叠的部分。该垂直TFET还包括:漏极区，设置在半导体衬底上方、对称地与圆柱形突起相邻、并且延伸至圆柱形突起的底部来作为凸起漏极区；隔离介电层，设置在HK/MG的平面部分和漏极区之间，以及设置在源极区和漏极区的上方；源极接触件，位于源极区上；栅极接触件，与圆柱形突起对齐；漏极接触件，设置在漏极区上。源极接触件与其他两个相邻的源极接触件进行排列，使得每一个源极接触件都位于等边三角形的三个角中的一个角上。
[0062]在又一个实施例中，一种半导体器件包括第一、第二和第三圆柱形隧穿场效应晶体管(TFET)。每一个TFET都具有一个源极接触件、多个栅极接触件和多个漏极接触件。第一圆柱形TFET的源极接触件与第二和第三圆柱形TFET的源极接触件进行排列，使得每一个源极接触件都位于等边三角形的三个角中的一个角上且栅极接触件和漏极接触件沿着不只一条直线对称地对齐。
[0063] 以上概括了几个实施例的特征使得本领域的技术人员可更好地理解本发明的各个方面。本领域的技术人员将理解，他们可以容易地使用本发明作为用于执行本文介绍的实施例的相同目的和/或取得相同的有益效果的用于设计或修改其他工艺和结构的基础。例如，根据晶体管最终的用途和电配置，通常用适合的修改和/或互换工艺互换源极区和漏极区。因此，在这样的情况下，术语“源极”和“漏极”被认为是可以互换的。本领域的技术人员还应该理解，这种等效结构不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，他们可做出各种修改、替换和变动。
【权利要求】
1.一种半导体器件，包括: 衬底； 突起结构，设置在所述衬底上方并且从所述衬底的平面突出； 栅极堆叠件，设置在所述衬底的上方，所述栅极堆叠件具有关于所述突起结构对称且与所述衬底的表面平行的平面部分以及环绕截锥形的所述突起结构的中部的栅极表面；以及 源极区，设置为截锥形的所述突起结构的顶部，所述源极区包括与所述栅极堆叠件的所述栅极表面的顶部重叠的部分； 漏极区，设置在所述衬底的上方、对称地与所述突起结构相邻且延伸至所述突起结构的底部来作为凸起漏极区； 源极接触件，设置在所述源极区上； 栅极接触件，设置在所述栅极堆叠件的平面部分上； 漏极接触件，设置在所述漏极区上；以及 所述源极接触件与其他两个相邻的半导体器件的其他两个源极接触件进行排列，使得每一个源极接触件都位 于等边三角形的三角中的一角上。
2.根据权利要求1所述的半导体器件，其中，所述突起结构包括圆柱体结构。
3.根据权利要求1所述的半导体器件，其中，所述栅极接触件和所述漏极接触件沿着相互正交的两条直线对称地对齐。
4.根据权利要求3所述的半导体器件，其中，具有对称的四个栅极接触件和四个漏极接触件，所述四个栅极接触件中的至少一个和所述四个漏极接触件中的至少一个位于所述栅极堆叠件的所述平面部分和所述漏极区中。
5.根据权利要求1所述的半导体器件，其中，所述栅极接触件沿着相互正交的两条直线对称分布，所述漏极接触件沿着相互正交的另外两条直线对称分布，并且所述栅极接触件与最近的对应漏极接触件成45度角。
6.根据权利要求1所述的半导体器件，其中，所述栅极接触件和所述漏极接触件沿着三条直线对称地对齐，每一条直线都穿过一个公共点且相互偏移60度角。
7.根据权利要求6所述的半导体器件，其中，具有对称的六个栅极接触件和六个漏极接触件，所述六个栅极接触件中的至少一个和所述六个漏极接触件中的至少一个位于所述栅极堆叠件的所述平面部分和所述漏极区中。
8.根据权利要求1所述的半导体器件，其中，所述栅极接触件沿着三条直线对称地分布，所述三条直线中的每一条直线都穿过一个公共点且相互偏移60度角，所述漏极接触件沿着另外三条直线对称地分布，所述另外三条直线中的每一条直线都穿过一个公共点且相互偏移60度角，并且所述栅极接触件与最近的对应漏极接触件成30度角。
9.一种半导体器件，包括: 半导体衬底； 圆柱形突起，设置在所述衬底上方且从所述半导体衬底的平面突出； 源极区，位于所述突起的顶部； 高k/金属栅极(HK/MG)，设置在所述半导体上方，所述HK/MG具有关于所述圆柱形突起对称且与所述半导体衬底的表面平行的平面部分和环绕所述圆柱形突起的中部的栅极表面，所述栅极表面包括与所述源极区重叠的部分； 漏极区，设置在所述半导体衬底的上方、对称地与所述圆柱形突起相邻且延伸至所述圆柱形突起的底部来作为凸起漏极区； 隔离介电层，设置在所述HK/MG的所述平面部分和所述漏极区之间、所述源极区和所述漏极区的上方； 源极接触件，设置在所述源极区上； 栅极接触件，设置在所述HK/MG的平面部分上； 漏极接触件，设置在所述漏极区上；以及 所述源极接触件与其他两个相邻半导体器件的另外两个源极接触件进行排列，使得每一个源极接触件都位于等边三角形的三角中的一个角上。
10.一种半导体器件，包括: 第一圆柱形隧穿场效应晶体管(TFET)、第二圆柱形TFET和第三圆柱形TFET，每一个TFET都具有: 源极接触件； 栅极接触件；和 漏极接触件； 其中，所述第一圆柱形TFET的源极接触件与所述第二圆柱形TFET和所述第三圆柱形TFET的源极接触件进行排列，使得每一个源极接触件都位于等边三角形的顶点；以及其中，这三个TFET的栅极接触件和漏极接触件沿着多于一条的直线对称地对齐。
【文档编号】H01L29/417GK104009079SQ201310190584
【公开日】2014年8月27日 申请日期:2013年5月21日 优先权日:2013年2月21日
【发明者】庄学理, 郭正诚, 朱鸣 申请人:台湾积体电路制造股份有限公司