改善层间介质层研磨返工工艺的方法
【专利摘要】本发明提供一种改善层间介质层研磨后返工工艺的方法，用于对层间介质层研磨后的半导体衬底进行返工，所述层间介质层被过量研磨，所述层间介质层具有目标厚度，包括：测量所述层间介质层的实际厚度；根据所述层间介质层的实际厚度与所述层间介质层的目标厚度的差异，获得补偿膜层的厚度，所述补偿膜层用于覆盖所述层间介质层的表面；获得覆盖膜层的目标厚度，所述覆盖膜用于覆盖所述补偿膜层的表面；根据所述补偿膜层与所述覆盖膜层的厚度之和，进行一次沉积工艺，形成所述补偿膜层和覆盖膜层。本发明减少了等离子体增强化学气相沉积工艺给下方的层间介质层带来的损伤，减少了研磨误差带来的器件性能漂移。
【专利说明】改善层间介质层研磨返工工艺的方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，尤其涉及用于一种改善层间介质层研磨返工工艺的方法。
【背景技术】
[0002]化学机械研磨工艺(ChemicalMechanical Planarization, CMP)是一种全局表面平坦化工艺，在半导体器件制造过程中用于减少半导体衬底上的膜层厚度的变化和表面形貌的影响。由于CMP工艺可以精确并且准确地把位于半导体衬底上的膜层研磨成为需要的厚度和平坦度，已经成为半导体器件制作过程中广泛使用的平坦化技术。
[0003]对于确定的材料研磨至一定的厚度是简单，比如对于金属层(钨)的研磨，由于金属层(钨)与其下方的层间介质层具有不同的研磨速率，化学机械研磨会在研磨至层间介质层时停止，即层间介质层此时作为钨研磨的研磨终止层。但是，对于没有研磨终止层的化学机械研磨工艺，却难以控制研磨量，容易造成过量研磨或者研磨不足。
[0004]请参考图1所示的现有技术的待研磨的半导体衬底结构示意图。半导体衬底10上形成有层间介质层20，所述层间介质层20具有第一厚度。需要利用化学机械研磨工艺将层间介质层20研磨至预定厚度，由于对层间介质层20的研磨缺少研磨停止层，现有技术通常的做法是，基于所述层间介质层20的厚度与层间介质层20的预定厚度之间的差值，确定研磨量，根据所述研磨量和化学机械研磨的研磨速率，来计算研磨时间。由于所述层间介质层20的测量存在误差，所述研磨速率的计算存在误差，最终计算的研磨时间与实际需要的研磨时间也存在误差。当研磨时间过短时，会导致研磨量不足，需要返工进行重新研磨。而当研磨量过大时，则会造成层间介质层20的厚度过于薄，需要在研磨后的层间介质层上沉积补偿膜层，该补偿膜层用以补偿过量研磨造成的层间介质层实际厚度与目标厚度之间的厚度差。用于补偿膜层沉积的工艺通常为等离子增强化学气相沉积工艺，该工艺过程中的高能离子会对下方的层间介质层造成电学性能损伤，最终会导致器件的性能漂移，尤其是对于P型半导体器件的性能影响最大。
[0005]因此，需要对层间介质层的研磨后的返工工艺进行改进，以减少对下方的层间介质层的电学性能损伤。
【发明内容】
[0006]本发明解决的问题是提供一种改善层间介质层返工工艺的方法，减少了对下放的层间介质层的电学性能损伤，减少了器件的性能漂移，提升了 P型半导体器件的性能。
[0007]为解决上述问题，本发明提供一种改善层间介质层研磨后返工工艺的方法，用于对层间介质层研磨后的半导体衬底进行返工，所述层间介质层被过量研磨，所述层间介质层具有目标厚度，所述方法包括:
[0008]测量所述层间介质层的实际厚度；
[0009]根据所述层间介质层的实际厚度与所述层间介质层的目标厚度的差异，获得补偿膜层的厚度，所述补偿膜层用于覆盖所述层间介质层的表面；
[0010]获得覆盖膜层的目标厚度，所述覆盖膜用于覆盖所述补偿膜层的表面；
[0011]根据所述补偿膜层与所述覆盖膜层的厚度之和，进行一次沉积工艺，形成所述补偿膜层和覆盖膜层。
[0012]可选地，所述一次沉积工艺为等离子增强化学气相沉积工艺。
[0013]与现有技术相比，本发明具有以下优点:
[0014]本发明在需要对层间介质层由于过度研磨引起的返工工艺时，将补偿膜层的沉积工艺与后续的覆盖膜层的沉积工艺合并在一次沉积工艺中进行，减少了等离子体增强化学气相沉积工艺给下方的层间介质层带来的损伤，减少了研磨误差带来的器件性能漂移。
【专利附图】
【附图说明】
[0015]图1是现有技术的待研磨半导体结构的示意图；
[0016]图2是本发明一个实施例的改善层间介质层研磨返工工艺的方法的流程示意图；
[0017]图3-图4是本发明一个实施例的改善层间介质层研磨返工工艺的制作方法剖面结构示意图；
[0018]图5是利用现有技术的返工工艺、常规工艺、利用本发明的返工工艺这三种方法制作的器件的电学参数数据。
【具体实施方式】
[0019]现有技术中，当对层间介质层的研磨量过大时，需要对层间介质层进行返工，在其上方沉积补偿膜层，以补偿过量研磨造成的层间介质层的厚度差。用于所述补偿膜层通常利用等离子增强化学气相沉积工艺进行，但是该工艺过程中的高能离子会对下方的层间介质层造成电学性能损伤，最终会导致器件的性能漂移，尤其是对于P型半导体器件的性能影响最大。
[0020]发明人还发现在层间介质层研磨结束后，还会进行覆盖膜层的沉积，目的是在层间介质层上形成覆盖膜层，所述覆盖膜层用于提高整个半导体衬底表面的平坦程度。该覆盖膜层也是利用等离子增强化学气相沉积工艺进行。该覆盖膜层的沉积也会给下方的层间介质层的电学性能带来损伤。
[0021]为解决上述问题，本发明提供一种改善层间介质层研磨后返工工艺的方法，用于对层间介质层研磨后的半导体衬底进行返工，所述层间介质层被过量研磨，所述层间介质层具有目标厚度，请参考图2，所述方法包括:
[0022]步骤SI，测量所述层间介质层的实际厚度；
[0023]步骤S2，根据所述层间介质层的实际厚度与所述层间介质层的目标厚度的差异，获得补偿膜层的厚度，所述补偿膜层用于覆盖所述层间介质层的表面；
[0024]步骤S3，获得覆盖膜层的目标厚度，所述覆盖膜用于覆盖所述补偿膜层的表面；
[0025]步骤S4，根据所述补偿膜层与所述覆盖膜层的厚度之和，进行一次沉积工艺，形成所述补偿膜层和覆盖膜层。
[0026]下面结合具体实施例对本发明的技术方案进行说明。为了更好说明本发明的技术方案，请参考图3-图4所示的本发明一个实施例的改善层间介质层的研磨后返工工艺的半导体衬底的结构示意图。
[0027]首先，请参考图3，所半导体衬底100上形成有层间介质层200。所述半导体衬底100的材质可以为硅、锗硅或绝缘体上硅。所述层间介质层200的材质可以为氧化硅、氮化硅或氮氧化硅。所述层间介质层200可以为单层或多层。所述层间介质层200经过了化学机械研磨工艺，其具有目标厚度。所述层间介质层200由于过度研磨，其实际厚度小于目标厚度。因此在后续的反工工艺中，需要在层间介质层200上形成补偿膜层，以补偿所述层间介质层200由于过度研磨造成的厚度差异。
[0028]接着，在过度研磨后，对层间介质层200进行测量，获得其实际厚度。然后，根据所述层间介质层200的实际厚度与所述层间介质层的目标厚度的差异，获得补偿膜层的厚度，所述补偿膜层用于覆盖所述层间介质层的表面。
[0029]然后，获得覆盖膜层的目标厚度，所述覆盖膜用于覆盖所述补偿膜层的表面；
[0030]计算所述补偿膜层、覆盖膜层的厚度的目的是为了确认后续的一次沉积工艺的沉积膜层的厚度，在一次沉积工艺中形成补偿膜层和覆盖膜层，相当于将两次沉积工艺合并为一次沉积工艺。
[0031 ] 接着，请参考图4，根据所述补偿膜层300与所述覆盖膜层400的厚度之和，进行一次沉积工艺，形成所述补偿膜层300和覆盖膜层400。本实施例中，所述一次沉积工艺为等离子增强化学气相沉积工艺。由于将两次沉积工艺进行了合并，减少了等离子体增强化学气相沉积工艺给下方的层间介质层带来的损伤。
[0032]请参考图5所示的利用现有技术的返工工艺、常规工艺、利用本发明的返工工艺这三种方法制作的器件的电学参数数据，由图5可知，利用本发明的返工工艺制作的PMOS器件的电学参数更加接近常规工艺(未经过返工的正常工艺流程)制作的PMOS电学器件的电学参数，解决了现有技术的返工工艺造成的PMOS半导体器件的电学参数漂移的问题。
[0033]综上，本发明在需要对层间介质层由于过度研磨引起的返工工艺时，将补偿膜层的沉积工艺与后续的覆盖膜层的沉积工艺合并在一次沉积工艺中进行，减少了等离子体增强化学气相沉积工艺给下方的层间介质层带来的损伤，减少了研磨误差带来的器件性能漂移。
[0034]因此，上述较佳实施例仅为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。
【权利要求】
1.一种改善层间介质层研磨后返工工艺的方法，用于对层间介质层研磨后的半导体衬底进行返工，所述层间介质层被过量研磨，所述层间介质层具有目标厚度，其特征在于，所述方法包括: 测量所述层间介质层的实际厚度； 根据所述层间介质层的实际厚度与所述层间介质层的目标厚度的差异，获得补偿膜层的厚度，所述补偿膜层用于覆盖所述层间介质层的表面； 获得覆盖膜层的目标厚度，所述覆盖膜用于覆盖所述补偿膜层的表面； 根据所述补偿膜层与所述覆盖膜层的厚度之和，进行一次沉积工艺，形成所述补偿膜层和覆盖膜层。
2.如权利要求1所述的方法，其特征在于，所述一次沉积工艺为等离子增强化学气相沉积工艺。
【文档编号】H01L21/02GK103972048SQ201410163486
【公开日】2014年8月6日 申请日期:2014年4月22日 优先权日:2014年4月22日
【发明者】徐莹, 罗飞, 周维 申请人:上海华力微电子有限公司