深亚微米工艺节点(例如，32nm及更小)中的集成电路设计涉及许多并非无关紧要的挑战，并且对于基于鳍的半导体架构而言已经面临特定的复杂化。持续的工艺缩放将倾向于恶化这样的问题。
附图说明
图1是根据本公开内容的实施例而配置的集成电路(IC)的截面图。
图2是根据本公开内容的实施例的在对电介质层进行沉积和固化之后的图1的IC的截面图。
图3是根据本公开内容的实施例的在平坦化之后的图2的IC的截面图。
图4是根据本公开内容的实施例的在对电介质层进行凹进之后的图3的IC的截面图。
图5是图示了根据本公开内容的实施例的用于形成电介质层的工艺的流程图。
图6图示了使用根据示例性实施例所公开的技术而形成的集成电路结构或器件来实施的计算系统。
通过结合本文所描述的附图来阅读以下具体实施方案，将更好地理解这些实施例的这些和其它特征。在附图中，可以由相同标号来表示各图中图示的每个等同或接近等同的部件。出于清晰的目的，并未在每幅图中标记每个部件。此外，将要认识到，附图未必是按比例绘制的或旨在将所描述的实施例限制到所示的特定构造。例如，尽管一些图一般性示出了直线、直角和光滑表面，但给定制造工艺的现实限制，所公开的技术的实际实施方式可能并非是完美的直线、直角等，并且一些特征可能具有表面拓扑结构或不是光滑的。简而言之，提供附图仅仅是为了示出示例性结构。
具体实施方式
公开了使用可流动电介质材料来提供半导电鳍的沟槽隔离的技术。根据一些实施例，可以例如使用可流动化学气相沉积(FCVD)工艺来将可流动的电介质沉积在鳍图案化的半导电衬底上方。根据一些实施例，可流动电介质可以流进邻近的鳍之间的沟槽中，在沟槽中可以将可流动电介质固化在原位，从而在衬底上方形成电介质层。通过固化，如给定目标应用或最终用途所期望的，可以将可流动电介质转变为例如氧化物、氮化物、和/或碳化物。在一些实施例中，所得到的电介质层可以是基本上无缺陷的，不呈现出缝隙/空隙或者呈现出降低数量的缝隙/空隙。在固化之后，所得到的电介质层可以经受例如湿化学处理、热处理和/或等离子体处理，以修改其电介质属性、密度和/或蚀刻速率的至少其中之一。鉴于本公开内容，许多配置和变形将是显而易见的。
概述
基于鳍的半导体架构在尺寸上继续缩放，引起许多问题。一个这样的问题涉及在存在直的并且高的半导电鳍时提供足够的器件性能和隔离。传统地，使用沟槽隔离工艺将基于鳍的器件彼此隔离，由此对于三维架构，电介质膜用于填充鳍之间的沟槽或间隙。然而，对于高纵横比鳍和与其间的窄间距，现有的电介质间隙填充工艺(例如，次大气压CVD(SACVD)、低压CVD(LPCVD)、等离体子增强CVD(PECVD)、高密度等离子体CVD(HDPCVD)以及旋涂沉积(SOD))可能具有缝隙/空隙、衬底改性、表面灵敏度的问题、粘附问题以及收缩问题。例如，典型的CVD工艺以有差别的沉积速率来沉积材料，这导致在水平表面上比在垂直侧壁上发生更高的沉积。结果，夹断可能发生在邻近的鳍的顶部处，导致阻塞和中介沟槽内的空隙的形成。同样，通过原子层沉积(ALD)来沉积材料典型地导致缝隙形成在沟槽内。在集成电路经受进一步的处理时，这些缝隙易于捕获不期望的材料。
因此，并且根据本公开内容的一些实施例，公开了使用可流动电介质材料来提供半导电鳍的沟槽隔离的技术。根据一些实施例，可以例如使用可流动化学气相沉积(FCVD)工艺来在鳍图案化的半导电衬底上方沉积可流动电介质。根据一些实施例，可流动电介质可以流进邻近的鳍之间的沟槽中，在沟槽中可以将可流动电介质固化在原位，从而在半导电衬底上方形成电介质层。通过固化，如给定目标应用或最终用途所期望的，可以将可流动电介质转变为例如氧化物、氮化物、和/或碳化物。同样，根据一些实施例，所得到的电介质层可以是基本上无缺陷的，不呈现出缝隙/空隙或者呈现出降低数量的缝隙/空隙。应当注意的是，如在本文所使用的，无缺陷可以指代对于给定的目标应用或最终用途，电介质材料的层不具有缺陷或具有任何其它可接受等级的缺陷。
在固化之后，所得到的电介质层可以经受包括例如湿化学处理、热处理和/或等离子体处理的各种处理中的任一种。根据一些实施例，例如，可以执行对电介质层的后固化处理，以修改其电介质属性、密度和/或蚀刻速率的至少其中之一。其它适合的后固化处理将取决于给定的应用并且鉴于本公开内容将是显而易见的。
一些实施例可以用于例如为邻近的超紧节距的基于鳍的结构提供健壮的沟槽隔离。在一些情况下，对于高纵横比的沟槽，可以保持邻近的鳍器件之间的足够的沟槽隔离余量(margin)。对于三维的基于鳍的架构，一些实施例可以用于例如沟槽隔离中。
一些实施例可以消除或者降低具有例如小于或等于大约30nm的沟槽开口上的缝隙/空隙的形成，而没有显著的表面灵敏度或粘附问题。与现有方案相比，一些实施例可以对于鳍-鳍间隙实现结构依赖的降低。一些实施例可以在沉积和固化之后实现呈现出基本的平面性的电介质层。一些实施例可以实现健壮性和/或电介质层密度的改进，但是具有比现有方案更低的热预算。根据一些实施例，例如通过对给定IC或具有沟槽(该沟槽具有小于或等于30nm的宽度并且其至少部分地由如本文所描述的基本无缝隙/空隙缺陷的电介质层来填充)的其它器件进行视觉的或其它检查(例如，显微镜等)和/或材料分析，可以检测到使用了所公开的技术。
方法
图1-4图示了根据本公开内容的实施例的集成电路(IC)制造工艺流程。工艺可以以图1作为开始，图1是根据本公开内容的实施例而配置的集成电路(IC)100的截面图。如可以看到的，IC100起初可以包括半导电衬底102。半导电衬底102可以由诸如例如硅(Si)和/或硅锗(SiGe)的任何适合的半导电材料(或这些材料的组合)形成。同样，衬底102可以具有广范围的配置(包括例如体衬底、绝缘体上硅(SOI)结构、晶片、和/或多层结构)中的任何一种。此外，衬底102的尺寸可以如所期望来进行定制。如鉴于本公开内容将意识到的，例如，可以期望的是确保衬底102有足够的厚度，以允许形成对于给定目标应用或最终用途有足够尺寸的一个或多个半导电主体108(以下讨论)。用于半导电材料的其它适合的材料、配置和尺寸将取决于给定的应用并且鉴于本公开内容将是显而易见的。
IC100还起初可以包括形成在衬底102上方的硬掩膜层104。硬掩膜层104可以由任何适合的硬掩膜材料(或这些材料的组合)来形成。例如，在一些实施例中，硬掩膜层104可以由下列材料形成：氮化物，例如，氮化硅(Si3N4)或氮化钛(TiN)；氧化物，诸如二氧化硅(SiO2)、氮碳化硅(SiCN)、氮氧化硅(SiOxNy)以及/或者其任何一种或多种的组合。用于硬掩膜层104的其它适合的材料将取决于给定的应用并且鉴于本公开内容将是显而易见的。
硬掩膜层104可以使用任何适合的技术(或技术的组合)来形成。例如，根据一些实施例，硬掩膜层104可以使用下列技术来形成：化学气相沉积(CVD)工艺；物理气相沉积(PVD)(例如，溅射)；旋涂/旋涂沉积(SOD)；电子束蒸发；和/或其任何一个或多个的组合。用于形成硬掩膜层104的其它适合的技术将取决于给定的应用并且鉴于本公开内容将是显而易见的。
此外，可以对于给定的目标应用或最终用途所期望来定制硬掩膜层104的尺寸(例如，厚度)。在一些情况下，硬掩膜层104可以在例如由下面的半导电衬底102提供的拓扑结构上方具有基本均匀的厚度。在一些情况下，硬掩膜层104可以被提供为在这样的拓扑结构上方的基本保形层。在一些其它情况下，硬掩膜层104可以被提供为在这样的拓扑结构上方具有非均匀的或以其它方式变化的厚度。例如，在一些情况下，硬掩膜层104的第一部分可以具有第一范围内的厚度，而其第二部分具有在第二不同的范围内的厚度。用于硬掩膜层104的其它适合的尺寸将取决于给定的应用并且鉴于本公开内容将是显而易见的。
如鉴于本公开内容将是显而易见的，可以使用任何适合的光刻技术(或这些技术的组合)来执行对硬掩膜层104的图案化。被图案化为硬掩膜层104的开口的尺寸(例如，宽度)可以有助于至少部分地确定一个或多个下面的沟槽106(以下讨论)(其可以被图案化为衬底102)的宽度。用于图案化硬掩膜层104的其它适合的技术将取决于给定的应用并且鉴于本公开内容将是显而易见的。
如在图1中可以看到的，根据一些实施例，半导电衬底102可以具有形成在其中的给定数量的沟槽106。可以使用任何适合的光刻技术(或这些技术的组合)来执行对具有一个或多个沟槽106的衬底102的图案化，这些光刻技术包括例如湿法蚀刻和/或干法蚀刻工艺，其后是抛光、清洗等等，如典型地所进行的。根据一些实施例，IC100可以经受通过图案化的硬掩膜层104的高度定向的(例如，各向异性)干法蚀刻，蚀刻至衬底102中并且在其中形成一个或多个沟槽106。用于在衬底102中形成一个或多个沟槽106的其它适合的技术将取决于给定的应用并且鉴于本公开内容将是显而易见的。
可以对于给定目标应用或最终用途来定制一个或多个沟槽106的尺寸，并且该尺寸可以至少部分地取决于上覆的图案化硬掩膜层104的尺寸和/或用于形成一个或多个沟槽106的(多个)图案化工艺。在一些实施例中，给定沟槽106可以具有例如小于或等于大约50nm(例如，小于或等于大约10nm、小于或等于大约20nm、小于或等于大约30nm、小于或等于大约40nm)的宽度(W)。在一些实施例中，给定沟槽106可以具有例如在大约5-15nm范围中的宽度(W)。在一些实施例中，给定沟槽106可以具有例如在大约100-200nm范围(例如，大约125-145nm、大约145-165nm、大约165-185nm、或大约100-200nm的范围中的任何子范围)中的高度(H)。在更通常的意思上，并且根据一些实施例，给定沟槽106可以被提供为具有例如在大约1:1至40:1的范围或其子范围(例如，在10:1至40:1或10:1至20:1的范围)中(例如，大约5:1至10:1、大约10:1至15:1、或大约25:1或30:1、或35:1、或40:1、或45:1、或大约1:1至40:1的范围中的任何其它子范围中)的高宽(H/W)纵横比。用于在衬底102中形成一个或多个沟槽106的其它适合的尺寸将取决于给定的应用并且鉴于本公开内容将是显而易见的。
同样，可以对于给定目标应用或最终用途来定制一个或多个沟槽106的几何形状和/或间距，并且该几何形状和/或间距可以至少部分地取决于上覆的图案化硬掩膜层104的尺寸和/或用于形成一个或多个沟槽106的(多个)图案化工艺。在一些实施例中，给定沟槽106可以具有通常像阱或像沟槽的配置，其具有基本矩形的截面轮廓(例如，如通常从图1可以看到的)。在一些实施例中，给定沟槽106可以具有基本垂直的侧壁(例如，与下面的衬底102的上表面基本垂直)。在一些情况下，邻近的沟槽106可以为彼此基本等间距隔开的(例如，可以呈现出衬底102内的基本恒定的间距)。在其它情况下，然而，衬底102内的沟槽106的间距可以根据期望而变化。用于衬底102的一个或多个沟槽106的其它适合的几何形状和间距将取决于给定的应用并且鉴于本公开内容将是显而易见的。
对具有一个或多个沟槽106的半导电衬底102的图案化可以导致存在从半导电衬底102(例如，从其上表面，如在图1中可以看到的)延伸的一个或多个像鳍的突出体。根据一些实施例，这些像鳍的半导电主体108可以用于例如形成基于鳍的晶体管器件和/或其它适合的基于鳍的半导体架构，如鉴于本公开内容将显而易见的。可以对于给定的目标应用或最终用途所期望来定制衬底102的一个或多个半导电主体108的尺寸、几何形状和/或间距。
工艺可以按照图2继续，图2是根据本公开内容的实施例的在沉积了电介质层110并且对电介质层110进行固化之后的图1的IC100的截面图。根据一些实施例，电介质层110可以以一个或多个可流动电介质材料开始，该一个或多个可流动电介质材料沉积在IC100上方，在原位固化并且进行转变以产生基于氧化物、基于氮化物、和/或基于碳化物的电介质层110。在一些情况下，对于给定的目标应用或最终用途，所得到的电介质层110可以是无缺陷的，呈现出无缝隙/空隙或其它可接受等级的这些缺陷。在一些情况下，所得到的电介质层110可以呈现出降低的蚀刻速率和/或改进的电隔离。如鉴于本公开内容将意识到的是，根据一些实施例，如对于给定目标应用或最终用途所期望的，可以定制对电介质层110的(多个)可流动构成材料的沉积、固化和/或转变的各个工艺条件(例如，压强、温度以及大气环境的组成)。如将进一步意识到的，根据一些实施例，可以调节材料和工艺条件以控制电介质层110的可流动性质。
根据一些实施例，电介质层110可以以例如可以使用可流动化学气相沉积(FCVD)工艺在IC100上方沉积的一个或多个可流动电介质材料开始。在一些这样的情况下，选择的FCVD工艺可以利用远程等离子体增强CVD(RPECVD)。在一些这样的情况下，使用这样的远程等离子体工艺可以有助于保持低的处理温度，其继而可以有助于保持电介质层110的(多个)构成材料的期望的流动性/可流动性。用于沉积电介质层110的(多个)构成电介质材料的其它适合的技术将取决于给定的应用并且鉴于本公开内容将是显而易见的。
如所期望的，电介质层110可以在一个或多个沟槽106内和/或图案化的半导电衬底102的上表面上方流动。在一些情况下，可期望流动足够量的(多个)构成材料以便对于半导电衬底102和其一个或多个本导电主体108提供电介质层110的足够的覆盖，以用于随后的处理(例如，平坦化和/或凹进，如以下参照图3-4所讨论的)。
如先前注意的，根据一些实施例，电介质层110可以以随后被转变为基于氧化物、基于氮化物、和/或基于碳化物的电介质层110的一个或多个构成材料开始。为此目的，在一些实施例中，电介质层110可以例如以具有基于硅的前体的基于硅氮烷(SiH2NH)n的聚合物的流(例如，三甲硅烷基胺(N(SiH3)3)开始。然而，根据一些实施例，应当注意的是，就更通常的意义而言，本公开内容不是如此局限的，如对于给定的目标应用或最终用途所期望的，可以定制单独的(多个)前体和(多个)反应气体以及它们的比率。如鉴于本公开内容进一步意识到的，可以期望确保电介质层110的所选择的(多个)构成材料是：(1)可流动的(例如，与使用FCVD工艺的沉积相兼容)；和/或(2)适合于相对高纵横比的沟槽106(例如，在一些情况下，具有大约10:1至40:1的范围中的纵横比)内的沉积。用于电介质层110的其它适合的材料将取决于给定的应用并且鉴于本公开内容将是显而易见的。
根据一些实施例，在沉积之后，电介质层110的一个或多个构成材料可以在IC100上方在原位进行固化。为此目的，可以例如使用臭氧(O3)、氧气(O2)和/或其它起始氧化剂的大气环境来固化电介质层110。在一些实施例中，可以在具有例如在大约2.0×104-5.4×104sccm的范围中的流率的O3的流下执行电介质层110的固化。在一些实施例中，可以在具有例如在大约2.5×103-5.0×103sccm的范围中的流率的O2的流下执行电介质层110的固化。用于电介质层110的(多个)构成材料的原位固化的其它适合的技术将取决于给定的应用并且鉴于本公开内容将是显而易见的。
如对于给定目标应用或最终用途所期望的，可以定制电介质层110的固化期间的工艺条件。在一些情况下，固化可以在例如大约120-180℃的范围中(例如，大约145-155℃，或大约120-180℃的范围中的任何其它子范围)的温度下执行。在一些实施例中，固化可以在例如大约500-800mTorr的范围中(例如，大约550-650mTorr，或大约500-800mTorr的范围中的任何其它子范围)的压强下执行。
在一些情况下，在富含氧化剂的环境中固化电介质层110可以有助于降低在沉积电介质110之后的硅-氮(Si-N)键合和/或硅-氢(Si-H)键合存在。即，在一些情况下，硅-氢(Si-H)键合的存在可以显著减小(例如，由于其在基于O3的固化处理中相对更低的键合能)，并且硅-氧(Si-O)键合强度可以显著增大并且达到取代电介质层110中存在的硅-氮(Si-N)键合。因此，在一些情况下，可以将初沉积的(as-deposited)电介质层110转变为稳定的氧化物，例如，二氧化硅(SiO2或硅石)。在一些其它实施例中，可以将初沉积的电介质层110转变为稳定的氮化物，例如，氮化硅(Si3N4)。在一些其它情况下，可以将初沉积的电介质层110转变为稳定的碳化物。对于电介质层110的其它适合的转变后的组分将取决于给定的应用并且鉴于本公开内容将是显而易见的。
根据一些实施例，在固化/转变之后，电介质层110可以经受例如固化后处理，以改变其特性中的一个或多个特性。例如，根据一些实施例，电介质层110可以经受固化后处理，以便：(1)消除或降低IC110上方的电介质层110内的缝隙/空隙的存在；(2)消除或降低电介质层110内的杂质的存在；(3)修改电介质层110的电介质属性；(4)修改电介质层110的蚀刻速率；和/或(5)增大电介质层110的密度。可以使用所公开的技术来定制的电介质层110的其它特性鉴于本公开内容将是显而易见的。
根据一些实施例，电介质层110可以经受湿化学处理工艺。在一些情况下，可以例如使用利用热的去离子水(HDIW)的湿式工作台工艺来执行湿化学处理。在一些其它情况下，可以例如使用在大约40-80℃的范围中(例如，大约45-60℃、或大约40-80℃的范围中的任何其它子范围)的温度下利用去离子水(DIW)的单晶片式湿法工艺来执行湿化学处理。在一些其它情况下，可以例如使用在例如大约50-100℃的范围中(例如，大约60-80℃或大约50-100℃的范围中的任何其它子范围)的温度下利用标准的SC-1化学成分(其利用了氢氧化铵(NH4OH)、过氧化氢(H2O2)、热的去离子水(HDIW)和/或去离子水(DIW)的至少其中之一)的单晶片式湿法工艺来执行湿化学处理。在一些这样的情况下，氢氧化铵(NH4OH)的流率可以在大约30-200mL/min的范围中(例如，大约120-130mL/min，或大约30-200mL/min的范围中的任何其它子范围)。在一些情况下，过氧化氢(H2O2)可以在大约100-400mL/min的范围中(例如，大约230-260mL/min，或100-400mL/min的范围中的任何其它子范围)。在一些情况下，热的去离子水(HDIW)的流率可以在大约1500-1800mL/min的范围中(例如，大约1600-1650mL/min、或1500-1800mL/min的范围中的任何其它子范围)。在一些情况下，去离子水(DIW)的流率可以在大约300-400mL/min的范围中(例如，大约350-375mL/min，或300-400mL/min的范围中的任何其它子范围)。用于电介质层110的湿化学处理的其它适合的技术将取决于给定的应用并且鉴于本公开内容将是显而易见的。
同样，根据一些实施例，电介质层110可以经受热处理工艺。可以使用广范围的技术(诸如，例如炉内退火、快速热退火、闪光退火、基于紫外(UV)光的氧化、和/或其中的任何一个或多个的组合)中的任何技术来执行热处理。在一些情况下，可以利用基于炉的垂直定向凝固(VDS)工艺，其中，在大约90％或更大的蒸汽环境内，IC100经受：(1)大约180-240℃的范围中的第一温度(大约195-210℃，或大约180-240℃的范围中的任何其它子范围)大约1小时；以及(2)大约450-525℃的范围中的第二温度(例如，大约490-510℃，或大约450-525℃的范围中的任何其它子范围)大约2小时。在一些情况下，并且根据一些实施例，电介质层110的热处理可以例如有助于去除可能存在与电介质110中的杂质，例如，硅-氢氧(Si-OH)键合和/或水(H2O)。用于电介质层110的热处理的其它适合的技术将取决于给定的应用并且鉴于本公开内容将是显而易见的。
在一些情况下，电介质层110的固化后处理可以至少部分地用作修改其电介质属性。例如，在一些情况下，电介质层110可以经受导致其介电常数(k值)在大约4.0-6.0范围中(例如，大约4.5-5.0、大约5.0-5.5、或在大约4.0-6.0的范围中的任何其它子范围)的处理。然而，如鉴于本公开内容将意识到的，根据一些实施例，如对于给定目标应用或最终用途所期望的，可以为电介质层110提供较高和/或较低的k值范围。
在一些情况下，电介质层110的后固化处理可以至少部分地用作使其致密。在一些情况下，这可以有助于确保所得到的致密的电介质层110可以承受随后的处理(例如，蚀刻、平坦化等等)。然后，如鉴于本公开内容将意识到的，可以期望的是，确保不使得电介质层110的密度过度而阻止或过度地抑制其蚀刻。即，在一些情况下，可以期望的是，确保电介质层110足够抗例如湿法蚀刻(例如，通过氢氟酸化学成分、或HF、基于酸的湿法蚀刻化学成分)的，以提供其期望的蚀刻。就更通常的意义而言，根据一些实施例，如对于给定的目标应用或最终用途所期望的，可以定制电介质层110的密度。
工艺可以按照图3继续，图3是根据本公开内容的实施例的在进行平坦化之后的图2的IC100的截面图。如鉴于本公开内容将意识到的是，例如，在一些情况下可以期望对IC100进行平坦化，以去除任何不期望的：(1)电介质层110的过量；(2)图案化的硬掩膜层104的剩余部分；和/或(3)衬底102的一个或多个半导电主体108的过量。为此目的，IC100可以经受例如：化学机械平坦化(CMP)工艺；蚀刻和清洗工艺；和/或任何其它适合的平坦化/抛光工艺，如鉴于本公开内容将显而易见的。用于对IC100进行平坦化的其它适合的技术将取决于给定的应用并且鉴于本公开内容将是显而易见的。
工艺可以按照图4继续，图4是根据本公开内容的实施例的在使电介质层110凹进之后的图3的IC100的截面图。可以使用任何适合的技术(或技术的组合)来使电介质层110凹进。例如，根据一些实施例，可以例如使用化学(例如，基于远程等离子体的)干法蚀刻工艺来使电介质层110凹进。根据一些其它实施例，可以例如使用氢氟酸(HF)基于酸的湿法蚀刻化学成分来使电介质层110凹进。电介质层110的凹进可以有助于降低其厚度，从而暴露一个或多个半导电108的一个或多个有源部分112。给定的半导电主体108的最新暴露的有源部分112可用于下游使用或进一步的处理。例如，根据一些实施例，给定的有源部分112可以提供在上面能够布居另外的层和/或部件的结构。从而，根据一些实施例，在通常的意义上，电介质层110的凹进可以有助于限定IC100的有源鳍区域，并且电介质层110可以提供有源鳍器件之间的隔离。如对于给定目标应用或最终用途所期望的，可以对电介质层110可以凹进的量进行定制，并且如鉴于本公开内容将意识到的，IC100的(多个)有源部分112的尺寸可以至少部分地取决于电介质层110的凹进。用于使电介质层110凹进的其它适合的技术将取决于给定的应用并且鉴于本公开内容将是显而易见的。
根据一些实施例，电介质层110还可以经受固化后的等离子体处理工艺。可以例如使用高密度和/或低密度等离子体退火工艺来执行等离子体处理。在一些情况下，可以使用基于例如具有高功率、低偏置和在大约350-550℃的范围中(例如，大约400-525℃，或大约350-550℃的范围中的任何其它子范围)的温度的基于氦(He)的等离子体来执行电介质层110的等离子体处理。然而，本公开内容不限于此，就更通常的意义而言，根据一些实施例，如对于给定的目标应用或最终用途所期望的，可以定制在选择的(多个)等离子体处理中利用的材料组成、功率、偏置和/或温度。用于电介质层110的等离子体处理的其它适合的技术将取决于给定的应用并且鉴于本公开内容将是显而易见的。
图5是图示了根据本公开内容的实施例的用于形成电介质层110的工艺的流程图。如可以看到的，工艺可以如框702中以在IC100上方沉积(多个)构成电介质材料而开始。如先前所讨论的，根据一些实施例，可以使用可流动化学气相沉积(FCVD)工艺来使电介质层110的构成前体和反应气体流动。此外，根据一些实施例，可以改变电介质层110的材料组成和构成材料的比率以及沉积期间的工艺条件，以便如对于给定的目标应用或最终用途所期望来定制所得到的电介质层110。
工艺可以在框704中随着固化(多个)电介质材料以在IC100上方原位形成电介质层110而继续。如先前所讨论的，根据一些实施例，可以例如使用基于氧化剂的工艺来执行电介质层110的(多个)电介质材料的固化。同样，根据一些实施例，可以改变在固化期间的工艺条件，以便如对于给定的目标应用或最终用途所期望来定制所得到的电介质层110。此外，如在本文所讨论的，根据一些实施例，固化可至少部分地有助于电介质层110的(多个)构成材料转变为稳定的基于氧化物的、基于氮化物的和/或基于碳化物的电介质层110。
工艺可以在框706和708中随着分别向电介质层110施加湿化学处理和热处理而继续。如先前所讨论的，根据一些实施例，可以使用广范围的技术中的任何技术来执行湿化学处理和热处理，并且该湿化学处理和热处理在一些情况下有助于转变电介质层110的(多个)构成材料和/或降低电介质层110内的杂质的存在。同样，根据一些实施例，可以改变在湿化学处理和/或热处理期间的工艺条件，以便如对于给定的目标应用或最终用途所期望来定制所得到的电介质层110。
工艺可以在框710和712中随着对电介质层110分别进行平坦化和凹进而继续。如先前所讨论的，根据一些实施例，可以向IC100施加CMP或任何其它适合的平坦化/抛光工艺。同样，如先前所讨论的，根据一些实施例，可以使用任何适合的干法和/或湿法蚀刻工艺来执行凹进。根据一些实施例，在凹进之后，IC100的有源鳍区域(例如，一个或多个有源部分112或一个或多个半导电主体108)可以被暴露并且可用于下游使用或进一步的处理。
工艺可以在框714中随着对电介质层110施加等离子体处理而继续。如先前所讨论的，根据一些实施例，可以使用高密度和/或低密度等离子体工艺来执行等离子体处理，并且可以改变这样的处理的条件，以便如对于给定的目标应用或最终用途来定制所得到的电介质层110。
鉴于本公开内容将意识到的是，根据一些实施例，对以上参照框702、704、706、708、710、712和/或714所讨论的处理条件中的任何条件的改变可以影响所得到的电介质层110的特性(例如，质量、性能、尺寸等等)。如先前所讨论的，并且根据一些实施例，所公开的技术可以用于例如：(1)消除或降低IC100上方的电介质层110内的缝隙/空隙的存在；(2)消除或降低电介质层110内的杂质的存在；(3)修改电介质层110的电介质属性；(4)修改电介质层110的蚀刻速率；和/或(5)增大电介质层110的密度。因此，在更通常的意义上，根据一些实施例，所公开的技术可以用于例如对于给定的目标应用或最终用途而定制电介质层110。
示例性系统
图6图示了使用根据示例性实施例所公开的技术而形成的集成电路结构或器件来实施的计算系统1000。如可以看到的，计算系统1000容纳电路板1002。电路板1002可以包括多个部件，该部件包括但不限于处理器1004和至少一个通信芯片1006，该部件中的每个部件可以物理地和电地耦合至母板1002，或者以其它方式集成在其中。如将意识到的，母板1002可以是例如任何印刷电路板，不论是主板、安装在主板上的子板还是仅仅系统1000的板，等等。根据其应用，计算设备1000可以包括可以或可以不物理和电连接到母板1002的其它部件。这些其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机和大容量存储装置(例如，硬盘驱动器、光盘(CD)、数字通用盘(DVD)等)。包括在计算系统1000中的部件中的任何部件可以包括使用根据示例性实施例所公开的技术而形成的一个或多个集成电路结构或器件。在一些实施例中，可以将多个功能集成至一个或多个芯片中(例如，注意，通信芯片1006可以是处理器1004的部分或者以其它方式集成至处理器1004中)。
通信芯片1006实现了用于来往于计算设备1000的数据的传输的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经由非固态介质的调制的电磁辐射来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语不暗示相关联的设备不包含任何导线，尽管在一些实施例中它们可能不包含导线。通信芯片1006可以实施多个无线标准或协议中的任何无线标准或协议，包括但不限于Wi-Fi(IEEE802.11族)、WiMAX(IEEE802.16族)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及其衍生物、以及被指定为3G、4G、5G和更高代的任何其它无线协议。计算设备1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于较短距离的无线通信，例如，Wi-Fi和蓝牙，而第二通信芯片1006可以专用于较长距离的无线通信，例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算设备1000的处理器1004包括处理器1004内封装的集成电路管芯。在一些实施方式中，处理器的集成电路管芯包括使用如本文各种地描述的所公开的技术而形成的一个或多个集成电路结构或器件来实施的板上电路。术语“处理器”可以指代处理例如来自寄存器和/或存储器的电子数据以将电子数据转换为可以存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的部分。
通信芯片1006还可以包括封装在通信芯片1006内的集成电路管芯。根据一些这样的示例性实施例，通信芯片的集成电路管芯包括使用如本文描述的所公开的技术来形成的一个或多个集成电路结构或器件。如鉴于本公开内容将意识到的，注意，多标准无线能力可以直接集成至处理器1004中(例如，其中，任何芯片1006的功能集成至处理器1004中，而不是具有单独的通信芯片)。另外注意，处理器1004可以是具有这样的无线能力的芯片组。简而言之，可以使用任何数量的处理器1004和/或通信芯片1006。同样，任何一个芯片或芯片组可以就有集成在其中的多个功能。
在各个实施例中，计算设备1000可以是膝上型计算机、上网本、笔记本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器、数字视频录像机、或处理数据或利用使用如本文各种地描述的所公开的技术而形成的一个或多个集成电路结构或器件的任何其它电子设备。
另外的示例性实施例
以下示例涉及另外的实施例，根据这些实施例，许多置换和配置将是显而易见的。
示例1是一种集成电路，包括：半导电衬底，半导电衬底具有从其上表面延伸的第一半导电鳍和第二半导电鳍以及形成在第一半导电鳍与第二半导电鳍之间的沟槽，其中，沟槽具有小于或等于大约30nm的宽度；以及形成在半导电衬底上方的电介质层，其中，电介质层部分地填充沟槽，电介质层从半导电衬底的上表面延伸至低于第一半导电鳍和/或第二半导电鳍的至少其中之一的有源部分的点。
示例2包括示例1和3-9中的任一示例的主题，其中，半导电衬底包括硅(Si)和/或硅锗(SiGe)的至少其中之一。
示例3包括示例1-2和4-9中的任一示例的主题，其中，沟槽具有在大约100-200nm的范围中的高度。
示例4包括示例1-3和5-9中的任一示例的主题，其中，沟槽具有在大约10:1至40:1的范围中的高宽纵横比。
示例5包括示例1-4和6-9中的任一示例的主题，其中，沟槽具有20nm或更小的宽度。
示例6包括示例1-5和7-9中的任一示例的主题，其中，电介质层包括氧化物、氮化物和/或碳化物的至少其中之一。
示例7包括示例1-6和8-9中的任一示例的主题，其中，电介质层具有在大约4.0-6.0的范围中的介电常数(k值)。
示例8包括示例1-7和9中的任一示例的主题，其中，电介质层是完全无缝隙/空隙缺陷的。
示例9包括示例1-8中的任一示例的主题，其中，第一半导电鳍和/或第二半导电鳍的至少其中之一的有源部分提供了上面能够布居另外的层和/或部件的结构。
示例10是一种形成集成电路的方法，所述方法包括：在半导电衬底上方沉积可流动电介质，半导电衬底具有从其上表面延伸的第一半导电鳍和第二半导电鳍以及形成在第一半导电鳍与第二半导电鳍之间的沟槽，其中，沟槽具有小于或等于大约30nm的宽度；对可流动电介质进行固化，以在半导电衬底上方形成电介质层，其中，电介质层至少部分地驻留在沟槽内；以及对电介质层进行处理，以修改其电介质属性、密度、和/或蚀刻速率的至少其中之一。
示例11包括示例10和12-37中的任一示例的主题，其中，在半导电衬底上方沉积可流动衬底包括使用可流动化学气相沉积(FCVD)工艺。
示例12包括示例11的主题，其中，FCVD工艺利用远程等离子体增强CVD(RPECVD)。
示例13包括示例10-12和14-37中的任一示例的主题，其中，可流动电介质包括基于硅氮烷(SiH2NH)n的聚合物和/或三甲硅烷基胺(N(SiH3)3)的至少其中之一。
示例14包括示例10-13和15-37中的任一示例的主题，其中，对可流动电介质进行固化包括将其暴露至臭氧(O3)和/或氧气(O2)的至少其中之一。
示例15包括示例14的主题，其中，以大约2.0×104-5.4×104sccm的范围中的流率提供臭氧(O3)。
示例16包括示例14的主题，其中，以大约2.5×103-5.0×103sccm的范围中的流率提供氧气(O2)。
示例17包括示例10-16和18-37中的任一示例的主题，其中，在大约120-180℃的范围中的温度下执行对可流动电介质的固化。
示例18包括示例10-17和19-37中的任一示例的主题，其中，在大约500-800mTorr的范围中的压强下执行对可流动电介质的固化。
示例19包括示例10-18和20-37中的任一示例的主题，其中，对可流动电介质进行固化以形成电介质层将可流动电介质转变为氧化物、氮化物和/或碳化物的至少其中之一。
示例20包括示例10-19和21-37中的任一示例的主题，其中，对电介质层进行处理包括施加利用氢氧化铵(NH4OH)、过氧化氢(H2O2)、热的去离子水(HDIW)和/或去离子水(DIW)的至少其中之一的湿化学处理。
示例21包括示例20的主题，其中，以大约30-200mL/min的范围中的流率来提供氢氧化铵(NH4OH)。
示例22包括示例20的主题，其中，以大约100-400mL/min的范围中的流率来提供过氧化氢(H2O2)。
示例23包括示例20的主题，其中，以大约1500-1800mL/min的范围中的流率来提供热的去离子水(HDIW)。
示例24包括示例20的主题，其中，以大约300-400mL/min的范围中的流率来提供去离子水(DIW)。
示例25包括示例20的主题，其中，在大约40-80℃的范围中的温度下执行湿化学处理。
示例26包括示例20的主题，其中，在大约50-100℃的范围中的温度下执行湿化学处理。
示例27包括示例10-26和28-37中的任一示例的主题，其中，对电介质层进行处理包括施加利用炉内退火、快速热退火、闪光退火、基于紫外(UV)光的氧化、和/或其任何一个或多个的组合的至少其中之一的热处理。
示例28包括示例10-27和29-37中的任一示例的主题，其中，对电介质层进行处理包括施加利用基于炉的垂直定向凝固(VDS)工艺的热处理，其中，电介质层在第一温度下经受大约90％蒸汽或更大的环境第一时间段并且在第二温度下经受大约90％或更大的蒸汽环境第二时间段，第二温度与第一温度不同。
示例29包括示例28的主题，其中，第一时间段大约是1小时，并且其中第一温度在大约180-240℃的范围中。
示例30包括示例28的主题，其中，第二时间段大约是2小时，并且其中第二温度在大约450-525℃的范围中。
示例31包括示例10-30和32-37中的任一示例的主题，其中，对电介质层进行处理包括施加利用高密度等离子体退火工艺和/或低密度等离子体退火工艺的至少其中之一的等离子体处理。
示例32包括示例31的主题，其中，等离子体处理利用基于氦(He)的等离子体。
示例33包括示例10-32和34-37中的任一示例的主题，并且还包括对电介质层进行平坦化。
示例34包括示例10-33和35-37中的任一示例的主题，并且还包括对电介质层进行蚀刻，以使其凹进至低于第一半导电鳍和/或第二半导电鳍的至少其中之一的有源部分的点。
示例35包括示例34的主题，其中，蚀刻包括使用远程等离子体干法蚀刻工艺。
示例36包括示例34的主题，其中，蚀刻包括使用基于氢氟酸(HF)的湿法蚀刻工艺。
示例37是使用包括示例10-36中的任一示例的主题的方法而形成的集成电路。
示例38是一种集成电路，包括：半导电衬底，半导电衬底具有从其上表面延伸的多个半导电鳍以及形成每对邻近的半导电鳍之间的沟槽，其中，每个沟槽具有小于或等于大约20nm的宽度和在大约10:1至40:1的范围中的高宽纵横比；以及形成在半导电衬底上方的电介质层，其中，电介质层部分地填充沟槽，电介质层从半导电衬底的上表面延伸至低于半导电鳍中的每一个半导电鳍的有源部分的点，并且其中，电介质层是无缝隙/空隙缺陷的。
示例39包括示例38和40-41中的任一示例的主题，其中，半导电衬底包括硅(Si)和/或硅锗(SiGe)的至少其中之一，并且其中，电介质层包括二氧化硅(SiO2)和/或氮化硅(Si3N4)的至少其中之一。
示例40包括示例38-39和41中的任一示例的主题，其中，电介质层具有在大约4.0-6.0的范围中的介电常数(k值)。
示例41包括示例38-40中的任一示例的主题，其中，每个半导电鳍的有源部分提供上面能够布居另外的层和/或部件的结构。
已经出于图示和描述的目的给出了示例性实施例的以上描述。它并非旨在穷举或将本公开内容限制到所述公开的精确形式。根据本公开内容，许多修改和变化是可能的。旨在使本公开内容的范围不受本具体实施方式的限制而受其所附权利要求的限定。将来提交的要求享有本申请优先权的申请可以通过不同方式要求所公开的主题，并且通常可以包括本文各处公开或以其它方式展示的一个或多个限制的任何集合。