通过选择性削减规则网格的垂直沟道晶体管制造工艺的制作方法

技术领域

本发明的实施例涉及电子器件制造的领域；并且更具体来说，涉及垂直器件制造。

背景技术：

随着电子器件的几何结构缩小，在平面和非平面设计的先进工艺节点处的光刻和图案化变得更有挑战性。总体上，全包围栅极晶体管指代具有在所有侧上包围沟道区的栅极材料的晶体管。垂直沟道晶体管是全包围栅极晶体管的示例。垂直沟道晶体管是半导体器件架构的有希望的候选项，这是因为全包围栅极结构提供了对沟道的改进的栅极控制。全包围栅极晶体管可以被构建为围绕纳米线(例如，硅纳米线和InGaAs纳米线)。

为了使栅极控制最大化，垂直晶体管的单独的纳米线通常具有比栅极长度小的直径。因此，与水平沟道器件相比，垂直沟道晶体管和集成电路需要更精细的图案化工艺。

对于垂直沟道器件而言，由于它们的较精细的图案化需求，光刻变得越来越复杂和精密。这导致在可以被印刷的图案上的显著的设计规则限制，并导致高的制造成本。

附图说明

通过参考以下描述和用于例示本发明的实施例的附图可以最佳地理解本发明的实施例。在附图中：

图1A是根据一个实施例的例示了垂直电子器件结构的透视图。

图1B是根据一个实施例的例示了垂直电子器件结构的透视图。

图2A示出了根据一个实施例的例示了在衬底上进行示例性网格预图案化以提供垂直器件图案化的视图。

图2B是根据一个实施例的在牺牲硬掩模层沉积在网格上之后的与图2A类似的视图。

图2C是根据一个实施例的在去除了网格线的部分和牺牲硬掩模层之后的与图2B类似的视图。

图3A示出了根据另一个实施例的例示了在衬底上进行示例性网格预图案化以制造电子器件结构的视图。

图3B是根据一个实施例的在间隔体沉积在网格线上并被蚀刻以暴露衬底的一部分之后的与图3A类似的视图。

图3C是根据一个实施例的在器件硬掩模沉积在衬底的暴露部分上之后的与图3B类似的视图。

图3D是根据一个实施例的在选择性地去除间隔体层之后的与图3C类似的视图。

图3E是根据一个实施例的在牺牲硬掩模沉积在衬底上方并被图案化之后的与图3D类似的视图。

图3F是根据一个实施例的在从衬底中去除器件硬掩模的暴露部分和牺牲硬掩模之后的与图3D类似的视图。

图3G是根据一个实施例的在牺牲硬掩模沉积在网格线和器件硬掩模上方并被图案化之后的与图3F类似的视图。

图3H是根据一个实施例的在从衬底中去除网格线的暴露部分和牺牲硬掩模之后的与图3G类似的视图。

图3I是根据一个实施例的在牺牲硬掩模沉积在器件硬掩模的剩余部分和网格线上方并被图案化之后的与图3H类似的视图。

图3J是根据一个实施例的在从衬底中去除网格线的暴露部分和牺牲硬掩模之后的与图3I类似的视图。

图3K是根据一个实施例的在使用器件硬掩模的部分和剩余的网格线作为掩模来蚀刻衬底之后的与图3J类似的视图。

图3L是根据一个实施例的在栅极叠置体被沉积到沟槽中之后的与图3K类似的视图。

图3M是根据一个实施例的在蚀刻所有网格线和衬底的下层部分之后的与图3L类似的视图。

图3N是根据一个实施例的在沉积栅极阻挡部405之后的与图3M类似的视图。

图3O是根据一个实施例的在从衬底的部分中去除器件硬掩模的剩余部分之后的与图3N类似的视图。

图3P是根据一个实施例的在沉积并图案化牺牲硬掩模层以形成过孔之后的与图3O类似的视图。

图3Q是根据一个实施例的在蚀刻暴露的垂直器件特征并去除牺牲硬掩模之后的与图3P类似的视图。

图3R是根据一个实施例的在衬底上方形成顶部互连层之后的与图3Q类似的视图。

图3S是根据一个实施例的在去除衬底的背侧部分并形成底部互连层之后的与图3R类似的视图。

图4例示了根据一个实施例的内插件。

图5例示了根据一个实施例的计算设备。

具体实施方式

本文中所描述的是用于制造垂直器件的系统和方法。使用第一光刻工艺在衬底上形成包括第一组网格线和第二组网格线的网格。通过使用第二光刻工艺对第一组网格线和第二组网格线的至少其中之一进行图案化来限定垂直器件的特征。

在以下描述中，将使用通常由本领域技术人员采用的术语来描述例示性实施方式的各个方面，以将他们的工作的实质传达给本领域其他技术人员。然而，对本领域技术人员将显而易见的是，可以在只具有所描述的方面中的一些方面的情况下实践本发明。为了解释的目的，阐述了许多数字、材料和配置，以便提供对例示性实施方式的透彻理解。然而，对本领域技术人员将显而易见的是，可以在没有具体细节的情况下实践本发明。在其它实例中，省略或简化了公知的特征，以不使例示性实施方式难以理解。

各操作将转而以最有助于理解本发明的方式被描述为多个分立的操作，然而，描述的顺序不应当被解释为暗示这些操作必须是依赖于顺序的。具体来说，这些操作不需要以呈现的顺序来执行。

可以在衬底(例如，半导体衬底)上形成或执行本发明的实施方式。在一个实施方式中，半导体衬底可以是使用体硅或绝缘体上硅子结构形成的结晶衬底。在其它实施方式中，可以使用替代的材料来形成半导体衬底，这些材料可以或可以不与硅组合，包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、砷化铟镓、锑化镓、或者III-V族或IV族材料的其它组合。尽管这里描述了可以形成衬底的材料的若干示例，但是可以用作可以在上面构建半导体器件的基础的任何材料都落入本发明的精神和范围内。

可以在衬底上制造多个晶体管，例如金属-氧化物-半导体场效应晶体管(MOSFET或简单地MOS晶体管)。在本发明的各实施方式中，MOS晶体管可以是平面晶体管、非平面晶体管、或者两者的组合。非平面晶体管包括FinFET晶体管(例如双栅极晶体管和三栅极晶体管)、以及环绕或全包围栅极晶体管(例如，纳米带和纳米线晶体管)。环绕或全包围栅极晶体管可以是垂直晶体管。在实施例中，尽管本文中所描述的一些实施方式可以例示垂直晶体管，但是应当注意，本发明也可以使用除了垂直晶体管以外的其它晶体管来执行。

每个MOS晶体管包括由至少两个层、栅极电介质层和栅极电极层形成的栅极叠置体。栅极电介质层可以包括一个层或层的叠置体。一个或多个层可以包括氧化硅、二氧化硅(SiO₂)、和/或高k电介质材料。高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌、和锌等元素。可以用在栅极电介质层中的高k材料的示例包括但不限于氧化铪、硅氧化铪、氧化镧、氧化镧铝、氧化锆、硅氧化锆、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、和铌酸铅锌。在一些实施例中，当使用高k材料时，可以在栅极电介质层上执行退火工艺以改进其质量。

栅极电极层形成在栅极电介质层上，并且可以由至少一种P型功函数金属或N型功函数金属组成，取决于晶体管将是PMOS还是NMOS晶体管。在一些实施方式中，栅极电极层可以由两个或更多金属层的叠置体组成，其中，一个或多个金属层是功函数金属层并且至少一个金属层是填充金属层。

对于PMOS晶体管，可以用于栅极电极的金属包括但不限于钌、钯、铂、钴、镍、和导电金属氧化物，例如，氧化钌。P型金属层将使得能够形成具有在约4.9eV与约5.2eV之间的功函数的PMOS栅极电极。对于NMOS晶体管，可以用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物，例如碳化铪、碳化锆、碳化钛、碳化钽、和碳化铝。N型金属层将使得能够形成具有在约3.9eV与约4.2eV之间的功函数的NMOS栅极电极。

在一些实施例中，栅极电极可以由“U”形结构组成，该结构包括基本上平行于衬底表面的底部部分以及基本上垂直于衬底的顶表面的两个侧壁部分。在另一个实施例中，形成栅极电极的金属层中的至少一个金属层可以简单地是平面层，该平面层基本上平行于衬底的顶表面，并且不包括基本上垂直于衬底的顶表面的侧壁部分。在其它实施例中，栅极电极可以由U形结构和平面、非U形结构的组合组成。例如，栅极电极可以由形成在一个或多个平面、非U形层顶部的一个或多个U形金属层组成。

在本发明的一些实施方式中，可以在将栅极叠置体括在一起的栅极叠置体的相对侧上形成一对间隔体。间隔体可以由诸如氮化硅、氧化硅、碳化硅、掺杂有碳的氮化硅、和氮氧化硅之类的材料形成。用于形成间隔体的工艺在本领域中是公知的，并且通常包括沉积和蚀刻工艺步骤。在替代的实施方式中，可以使用多对间隔体，例如，可以在栅极叠置体的相对侧上形成两对、三对、或者四对间隔体。

如本领域中公知的，源极和漏极区在衬底内被形成为邻近于每个MOS晶体管的栅极叠置体。通常使用注入/扩散工艺或蚀刻/沉积工艺来形成源极和漏极区。在前一种工艺中，诸如硼、铝、锑、磷、或砷之类的掺杂剂可以被离子注入到衬底中以形成源极和漏极区。激活掺杂剂并使得它们进一步扩散到衬底中的退火工艺通常在离子注入工艺之后。在后一种工艺中，衬底可以首先被蚀刻以在源极和漏极区的位置处形成凹陷部。随后可以执行外延沉积工艺以利用用于制造源极和漏极区的材料填充凹陷部。在一些实施方式中，可以使用诸如硅锗或碳化硅之类的硅合金来制造源极和漏极区。在一些实施方式中，外延沉积的硅合金可以被原位掺杂有诸如硼、砷、或磷之类的掺杂剂。在其它实施例中，可以使用诸如锗或III-V族材料或合金之类的一种或多种替代的半导体材料来形成源极和漏极区。并且在其它实施例中，一个或多个金属和/或金属合金层可以用于形成源极和漏极区。

在MOS晶体管上方沉积一个或多个层间电介质(ILD)。可以使用因其在集成电路结构中的可用性而为人所知的电介质材料(例如低k电介质材料)来形成ILD层。可以使用的电介质材料的示例包括但不限于二氧化硅(SiO₂)、掺杂碳的氧化物(CDO)、氮化硅、有机聚合物(例如八氟环丁烷或聚四氟乙烯、氟硅酸盐玻璃(FSG))、以及有机硅酸盐(例如倍半硅氧烷、硅氧烷、或有机硅酸盐玻璃)。ILD层可以包括气孔或气隙，以进一步减小它们的介电常数。

图1A是例示了根据一个实施例的垂直电子器件结构101的透视图100。垂直电子结构101可以使用如下关于图2A-图2C、和图3A-图3S进一步详细描述的方法和装置来形成。垂直电子器件结构101包括衬底108。衬底108可以是以上所描述的衬底中的一个。在一个实施例中，衬底108包括单晶硅(Si)、锗(Ge)、硅锗(SiGe)、III-V材料(例如基于GaAs、InSb、GaP、GaSb的材料)、基于碳纳米管的材料，或者它们的任意组合。在一个实施例中，衬底108包括单晶材料衬底，例如单晶硅衬底。在一个实施例中，衬底108包括多晶材料衬底。在实施例中，衬底108包括互连件，例如，被配置为连接至一个或多个金属化层的过孔。

在一个实施例中，衬底108是隔离体上半导体(SOI)衬底，包括较低的体衬底、中间绝缘层、以及顶部多晶层。顶部多晶层可以包括上面针对体单晶衬底所列出的任何材料。在衬底108上形成多个器件，例如垂直晶体管106、107、127、互连件，例如垂直互连件105和128。在实施例中，电子器件结构101包括位单元。如图1A中所示，过孔105具有连接至字线(WL)的接触区，晶体管127具有连接至位线(BL)的接触区121；晶体管106具有连接至Vcc电源电压的接触区，并且晶体管107具有连接至Vss电源电压的接触区。

通过电绝缘沟槽层，例如，将衬底108上的一个电子器件与其它器件隔离开的绝缘层109，将器件分隔开。沟槽隔离层对电子器件制造领域的普通技术人员来说是公知的。

在一个实施例中，电绝缘层109包括层间电介质(ILD)，例如二氧化硅。在一个实施例中，电绝缘层109包括聚酰亚胺、环氧基树脂、光可限定材料，例如苯并环丁烯(BCB)、以及WPR系列材料、或者玻璃。在一个实施例中，电绝缘层109是低电容率(低k)ILD层。典型地，低k指的是介电常数(电容率k)低于二氧化硅的电容率的电介质。

垂直晶体管127包括被栅极电极104包围的垂直沟道区(例如，纳米线)103、以及接触区121和122。如图1A中所示，沟道(纳米线)直径小于栅极电极的长度。在实施例中，沟道区的直径小于10纳米。垂直器件结构100的总体间距比水平器件的间距更紧凑，在水平器件中，较长的栅极长度方向在平面中。因此，该紧凑的间距可能在常规制造工艺下引起图案化和重叠问题，在常规制造工艺中，由光刻掩模图案来直接限定特征。本文中所描述的实施例提供了垂直器件图案化，其包含使用第一光刻工艺在衬底上形成包括第一组网格线和第二组网格线的网格，以及随后选择性地图案化第一组网格线和第二组网格线以使用第二光刻工艺来限定垂直器件，如下面关于图2A-图2C、和图3A-图3S进一步详细描述的。在一个实施例中，规则网格被选择性地削减，从而限定垂直器件，例如，晶体管、过孔和栅极沟槽。在实施例中，包括第一组网格线和第二组网格线的规则网格被印刷在整个晶圆上。一旦在整个晶圆中形成了规则网格线，就使用较精细的图案化(例如，电子束光刻、极紫外(EUV)光刻、或者它们的任何组合)来局部地限定适当设计。也就是说，代替使用来自图案化工艺开始的昂贵且精密的光刻技术，廉价的总体图案化与更加昂贵的局部图案化组合。由于骨干结构中的绝大多数是在网格制造期间限定的，因此较精细的图案化不需要大面积图案化。因此，这实现了使用慢光刻技术，而不会损失生产率。此外，由相同的织物形成的特征在本质上是自对准的，因此可以容易地满足关键的重叠要求(例如，晶体管和栅极沟槽)。

回去参考图1A，栅极电介质层(未示出)沉积在沟道区103上邻近于栅极电极104。栅极电极104沉积在沟道区103上的栅极电介质层上。栅极电介质层可以是任何公知的栅极电介质层，如上面所描述的。在一个实施例中，栅极电介质层包括高k电介质材料，其具有比二氧化硅的介电常数大的介电常数。在一个实施例中，栅极电介质层包括金属氧化物电介质。例如，栅极电介质层可以是但不限于五氧化二钽(Ta₂O₅)、以及氧化钽(TiO₂)、氧化锆(ZrO₂)、氧化铪(HfO₂)、氧化镧(La₂O₄)、钛酸锆铅(PZT)、其它高k电介质材料、或者它们的组合。

在实施例中，栅极电介质层是二氧化硅(SiO₂)、氧氮化硅(SiO_xN_y)或氮化硅(Si₃N₄)电介质层。在实施例中，栅极电介质层的厚度在约至约的大致范围中。

栅极电极104可以由任何适合的栅极电极材料形成，如上面所描述的。在实施例中，栅极电极104包括掺杂到1×10¹⁹原子/cm³至1×10²⁰原子/cm³之间的浓度密度的多晶硅。在实施例中，栅极电极可以是金属栅极电极，例如但不限于，钨、钽、钛、以及它们的氮化物。应当意识到，栅极电极104不一定是单一材料并且可以是薄膜的复合叠置体，例如但不限于多晶硅/金属电极或金属/多晶硅电极。

接触区121和接触区122形成在栅极电极104的相对侧处。在实施例中，接触区121包括源极区，并且接触区122包括漏极区。在另一个实施例中，接触区121包括漏极区，并且接触区122包括源极区。源极区和漏极区由相同的导电类型(例如，N型或P型导电性)形成。在实施例中，源极区和漏极区具有在1×10¹⁹原子/cm³与1×10²¹原子/cm³之间的掺杂浓度。源极区和漏极区可以由均匀浓度形成，或者可以包括不同浓度或掺杂分布的子区域，例如，尖端区(例如，源极/漏极延伸部)。在实施例中，源极区和漏极区具有相同的掺杂浓度和分布。在实施例中，源极区和漏极区的掺杂浓度和分布可以不同，以获得特定的电特性。

总体上，晶体管的位于源极区与漏极区之间的一部分限定了晶体管的沟道区。沟道区还可以被限定为纳米线的由栅极电极包围的区域。然而，有时候，源极/漏极区可以通过例如扩散在栅极电极下方稍稍延伸，以限定稍稍小于栅极电极长度(Lg)的沟道区。在实施例中，沟道区是本征的或者未掺杂的。在实施例中，沟道区例如被掺杂到1×10¹⁶原子/cm³至1×10¹⁹原子/cm³之间的导电水平。在实施例中，当沟道区被掺杂时，其典型地被掺杂为与源极区和漏极区相对的导电类型。例如，当源极区和漏极区为N型导电性时，沟道区将被掺杂为p型导电性。类似地，当源极区和漏极区为P型导电性时，沟道区将是N型导电性。以此方式，晶体管127可以分别被形成为NMOS晶体管或PMOS晶体管。沟道区可以被均匀掺杂或者可以被非均匀掺杂，或者具有不同的浓度以提供特定的电特性和性能特性。

图1B是例示了根据一个实施例的垂直电子器件结构102的透视图110。电子器件结构102可以使用如下面关于图2A-图2C、和图3A-图3S进一步详细描述的方法和装置来形成。电子器件结构102包括衬底118。衬底118可以是如上面所描述的衬底的其中之一。在衬底118上形成多个器件，例如，垂直器件112和114、以及互连件，例如垂直互连件111和116。在实施例中，电子器件结构102包括反相器。如图1B中所示，过孔116具有连接到输入端口(In)的接触区，晶体管112具有连接到Vcc电源电压的接触区；晶体管117具有连接到Vss电源电压的接触区，并且互连件111具有连接到输出端口(Out)的接触区。器件被电绝缘沟槽层分隔开，如上面所描述的。垂直晶体管112包括被栅极电极115包围的垂直沟道区，并且垂直晶体管114包括被栅极电极119包围的垂直沟道区117，如上面所描述的。晶体管112和114中的每个具有沉积在沟道区上、邻近于栅极电极的栅极电介质层(未示出)，如上面描述的。晶体管112和114中的每个具有在栅极电极的相对侧处形成的源极区和漏极区，如上面所描述的。

图2A示出了根据一个实施例的例示了在衬底上进行示例性网格预图案化以提供垂直器件图案化的视图200。视图200包括顶视图201、以及侧视图202和203。侧视图203是沿着A-A’线的网格的视图，侧视图202是沿着B-B’线的网格的视图。网格包括位于衬底211上的第一组网格线212和第二组网格线213。衬底211可以是如以上所描述的衬底的其中之一。

如图2A中所示，第一组网格线212以规则图案跨过第二组线213。在实施例中，第一组网格线212基本上垂直于第二组网格线213。在实施例中，网格线212和213包括氧化硅、氮化硅、碳化硅、或者相对于衬底的材料有选择性的其它材料。在实施例中，网格线212和213充当掩模以在衬底211上形成一些特征。在实施例中，网格线212和213包括相同的材料。在实施例中，网格线212和213包括不同的材料。在实施例中，网格线的厚度221由垂直器件特征的高度来限定。在实施例中，网格线212和213被沉积到衬底，沉积至从约1nm至约30nm的厚度。在实施例中，使用对电子器件制造领域的普通技术人员而言为公知的双图案化工艺来形成网格线212和213。在实施例中，通过深紫外(DUV)光刻工艺(例如，浸没式DUV光刻)来形成网格。典型地，DUV光刻使用具有248nm和193nm的波长的激光。通常，浸没式光刻是用液体介质来代替在最终的透镜与晶圆表面之间常见的气隙的技术，该液体介质具有大于1的折射率。在实施例中，网格线之间的距离(间距)222大于约10nm。在实施例中，间距从约10nm至约50nm。

图2B是根据一个实施例的在牺牲硬掩模层214沉积在网格上之后的与图2A类似的视图。可以使用电子器件制造领域的普通技术人员已知的硬掩模沉积技术(例如但不限于旋涂、化学气相沉积(CVD)和物理气相沉积(PVD))中的任何技术来将牺牲硬掩模层214沉积在网格线上方。在实施例中，将牺牲硬掩模层沉积在衬底上的网格上，沉积到从约50nm至约100nm的厚度214。

在实施例中，沉积在网格上的牺牲硬掩模层是碳硬掩模(CHM)、牺牲光吸收材料(SLAM)、或者可以在网格和衬底材料上方被选择性地湿法蚀刻或干法蚀刻的其它材料。在实施例中，SLAM牺牲硬掩模层包括氧化硅和聚合物的组合。在实施例中，在网格和衬底材料上方对沉积在网格上的CHM层进行选择性地干法蚀刻。在实施例中，在网格和衬底材料上方对沉积在网格上的SLAM层进行选择性地湿法蚀刻。对牺牲硬掩模层214进行图案化以形成开口来暴露网格的一部分。在实施例中，使用与用于形成网格线212和213的光刻不同的先进光刻工艺来对牺牲硬掩模层214进行图案化。在实施例中，使用先进光刻(例如，电子束(e-beam)光刻、极紫外(EUV)光刻、或者它们的任何组合)来使牺牲掩模层214图案化。先进光刻的主要优点在于其可以绘制具有亚-10nm分辨率的定制图案。

牺牲掩模层214被图案化并蚀刻以形成一个或多个开口(例如开口215)以暴露第一组网格线和第二组网格线的至少其中之一的一部分，以限定垂直器件。在实施例中，形成在牺牲掩模层214中的开口的尺寸232小于约10nm。在实施例中，使用电子器件制造领域的普通技术人员已知的湿法蚀刻技术的其中之一来蚀刻牺牲硬掩模层。在实施例中，使用电子器件制造领域的普通技术人员已知的干法蚀刻技术的其中之一、或者湿法蚀刻和干法蚀刻技术的组合来蚀刻牺牲硬掩模层。

如图2B中所示，局部地使牺牲硬掩模层214图案化，图案化面积相对于衬底的尺寸是小的，并且图案是相同(或者有限数量的)开口的重复。因此，可以使用具有高精度但低速度的先进图案化技术(例如，EUV或e-beam)而不大幅地增加制造成本。在实施例中，对网格线的通过蚀刻牺牲硬掩模层而暴露的部分进行蚀刻。在实施例中，对网格线的通过蚀刻牺牲硬掩模层而暴露的部分进行沉积。

图2C是根据一个实施例的在去除网格线的部分和牺牲硬掩模层之后的与图2B类似的视图。在实施例中，穿过牺牲硬掩模层向下蚀刻网格线的暴露部分至衬底211。在实施例中，使用等离子体蚀刻技术、或者电子器件制造领域的普通技术人员已知的其它干法蚀刻技术来蚀刻网格线的暴露部分。在实施例中，使用电子器件制造领域的普通技术人员已知的湿法蚀刻技术的其中之一来蚀刻网格线的暴露部分。

在实施例中，使用电子器件制造领域的普通技术人员已知的湿法技术中的任何技术来去除牺牲硬掩模层。在实施例中，使用电子器件制造领域的普通技术人员已知的干法蚀刻技术的其中之一(例如，等离子体蚀刻)来去除牺牲硬掩模层。如图2C中所示，经图案化的网格线212和213包括通过使用如上面所描述的先进光刻技术来对牺牲硬掩模进行图案化而限定的开口，例如，开口217。经图案化的网格线213和212被用作掩模以蚀刻衬底的一部分来形成器件特征。

图3A示出了根据另一个实施例的例示了在衬底上进行示例性网格预图案化以制造电子器件结构的视图300。视图300包括顶视图301、以及侧视图302和303。侧视图303是沿着A-A’线的网格的视图，侧视图302是沿着B-B’线的网格的视图。网格包括位于衬底311上的一组网格线312和一组网格线313，如上面关于图2A所描述的。衬底311可以是如上面所描述的衬底的其中之一。在实施例中，使用如上面关于图2A所描述的光刻技术的其中之一来在衬底311上形成网格线。

图3B是根据一个实施例的在间隔体被沉积在网格线上并被蚀刻以暴露衬底的一部分之后的与图3A类似的视图。间隔体314被共形地沉积在网格线313和312、以及衬底311的被网格线312和313暴露的部分上。在实施例中，间隔体314是氮化硅、氧化硅、氧化钛、氧化铝、或者与网格线312和313的材料不同的其它材料。在实施例中，间隔体沉积在衬底上，沉积至从约5nm至约10nm的厚度。可以使用电子器件制造领域的普通技术人员已知的任何共形沉积技术来沉积间隔体。使用电子器件制造领域的普通技术人员已知的间隔体去除技术的其中之一(例如，使用定向干法蚀刻)来从网格线312和313的顶部部分、并从衬底311的暴露部分去除间隔体。如图3B中所示，间隔体314邻近于网格线313和312的侧壁。形成位于间隔体之间的开口315，以暴露衬底311的一部分。沉积间隔体314以缩小网格线313和312所创建的图案的尺寸。

图3C是根据一个实施例的在器件硬掩模316沉积在衬底的暴露部分上之后的与图3B类似的视图。如图3C中所示，器件硬掩模316穿过开口315沉积在衬底311的暴露部分上，邻近于间隔体314的侧壁。在实施例中，器件硬掩模316的尺寸由稍后在工艺中形成在衬底311上的器件特征的尺寸来确定。在实施例中，器件硬掩模316是纳米线硬掩模。在实施例中，器件硬掩模包括碳化硅、氮化铝、或者相对于衬底有选择性的其它材料。可以使用电子器件制造领域的普通技术人员已知的硬掩模沉积技术的其中之一来沉积硬掩模316。使用电子器件制造领域的普通技术人员已知的硬掩模去除技术的其中之一(例如，CMP技术)来从网格线312和313以及间隔体314的顶部部分去除器件硬掩模316。

图3D是根据一个实施例的在选择性地去除间隔体之后的与图3C类似的视图。在实施例中，使用电子器件制造领域的普通技术人员已知的湿法蚀刻技术的其中之一来从器件硬掩模316的侧壁、网格线312和313的侧壁、以及衬底311的部分选择性地去除间隔体314。在实施例中，间隔体314是使用基于硫酸的湿法蚀刻剂去除的TiN间隔体。在另一个实施例中，使用电子器件制造领域的普通技术人员已知的干法蚀刻技术的其中之一来从器件硬掩模316的侧壁、网格线312和313的侧壁、以及衬底311的部分选择地去除间隔体314。

图3E是根据一个实施例的在牺牲硬掩模317被沉积并图案化在衬底上方之后的与图3D类似的视图。牺牲硬掩模层317沉积在网格线313、312、器件硬掩模316上，并且沉积在衬底311的暴露部分上。可以使用电子器件制造领域的普通技术人员已知的硬掩模沉积技术(如以上所描述的)中的任何技术来沉积牺牲硬掩模层317。在实施例中，牺牲硬掩模层317沉积在衬底上，沉积至从约50nm至约100nm的厚度。

在实施例中，牺牲硬掩模层是碳硬掩模。在实施例中，牺牲硬掩模层是牺牲光吸收材料(SLAM)，或者可以在网格和衬底材料上方被选择性地湿法或干法蚀刻的其它材料。在实施例中，CHM层在衬底材料上方被选择性地干法蚀刻。在实施例中，SLAM层在衬底材料上方被选择性地湿法蚀刻。牺牲硬掩模层317被选择性地图案化以形成开口，从而暴露器件硬掩模316的一部分。在实施例中，如以上所描述的，使用先进光刻，例如，使用电子束(e-beam)光刻、极紫外(EUV)光刻、或者它们的组合来使牺牲硬掩模层317图案化。

牺牲硬掩模层317被图案化并蚀刻以形成一个或多个开口(例如，开口318)，以暴露器件硬掩模316的一部分。在实施例中，开口318的尺寸小于约10nm。在实施例中，开口318的尺寸从约1nm至约10nm。在实施例中，使用电子器件制造领域的普通技术人员已知的湿法蚀刻技术的其中之一来蚀刻牺牲硬掩模层。在实施例中，使用电子器件制造领域的普通技术人员已知的干法蚀刻技术的其中之一、或者湿法和干法蚀刻技术的组合来蚀刻牺牲硬掩模层。

图3F是根据一个实施例的在从衬底中去除器件硬掩模的暴露部分和牺牲硬掩模之后的与图3D类似的视图。在实施例中，穿过牺牲硬掩模层317向下蚀刻器件硬掩模316的暴露部分至衬底311。在实施例中，使用电子器件制造领域的普通技术人员已知的干法蚀刻技术的其中之一来蚀刻器件硬掩模的暴露部分。在实施例中，使用电子器件制造领域的普通技术人员已知的湿法蚀刻技术的其中之一来蚀刻器件硬掩模。

在实施例中，使用电子器件制造领域的普通技术人员已知的湿法技术中的任何技术来去除牺牲硬掩模。在实施例中，使用电子器件制造领域的普通技术人员已知的干法蚀刻技术的其中之一(例如，氧等离子体蚀刻)来去除牺牲硬掩模层。

如图3F中所示，网格线312和313包括开口，例如，通过使用如以上所描述的先进光刻技术使牺牲掩模层图案化、并去除网格线312之间的硬掩模316的部分和牺牲硬掩模层317而限定的开口351。器件硬掩模316的剩余部分被用作用于在衬底311上形成器件特征的掩模。在实施例中，重复沉积牺牲硬掩模层和使牺牲硬掩模层图案化，直到形成了用于设计集成电路的所有的掩模特征。

图3G是根据一个实施例的在牺牲硬掩模319被沉积并图案化在网格线312和313以及器件硬掩模316上方之后的与图3F类似的视图。沉积在网格线313、312上、器件硬掩模316的部分上、以及在衬底311的暴露部分上的牺牲硬掩模层319与上面所描述的牺牲硬掩模层的其中之一类似。在实施例中，如以上描述的，使用先进光刻，例如，使用电子束(e-beam)光刻、极紫外(EUV)光刻、或者它们的任何组合来使牺牲硬掩模层319图案化。经图案化的牺牲硬掩模层319被蚀刻以形成开口(例如，开口321和322)，以暴露网格线312的一部分。

图3H是根据一个实施例的在从衬底去除网格线312的暴露部分和牺牲硬掩模之后的与图3G类似的视图。在实施例中，穿过牺牲硬掩模层319向下蚀刻网格线312的暴露部分至衬底311。在实施例中，使用电子器件制造领域的普通技术人员已知的干法蚀刻技术的其中之一来蚀刻网格线312的暴露部分。在实施例中，使用电子器件制造领域的普通技术人员已知的湿法蚀刻技术的其中之一来蚀刻网格线的部分。

在实施例中，使用电子器件制造领域的普通技术人员已知的湿法技术中的任何技术来去除牺牲硬掩模。在实施例中，使用电子器件制造领域的普通技术人员已知的干法蚀刻技术的其中之一(例如，氧等离子体蚀刻)来去除牺牲硬掩模层。

如图3H中所示，经图案化的网格线312和313包括开口，例如，通过使用如以上所描述的先进光刻技术使牺牲掩模层图案化、并去除网格线312的部分和网格线312之间的牺牲硬掩模层319而限定的开口323。器件硬掩模316和网格线312的剩余部分被用作用于在衬底311上形成器件特征的掩模。

图3I是根据一个实施例的在牺牲硬掩模331被沉积并图案化在衬底311上的网格线312和313以及器件硬掩模316的剩余部分上方之后的与图3H类似的视图。沉积在网格线312、网格线313的剩余部分上、器件硬掩模316的剩余部分上、以及衬底311的暴露部分上的牺牲硬掩模层331与以上所描述的牺牲硬掩模层的其中之一类似。在实施例中，如以上所描述的，使用先进光刻，例如，使用电子束(e-beam)光刻、极紫外(EUV)光刻、或者它们的任何组合来使牺牲硬掩模层331图案化。经图案化的牺牲硬掩模层331被蚀刻以形成开口(例如，开口332和333)，以暴露网格线313的一部分。

图3J是根据一个实施例的在从衬底中去除网格线313的暴露部分和牺牲硬掩模之后的与图3I类似的视图。在实施例中，穿过牺牲硬掩模层331向下蚀刻网格线313的暴露部分至衬底311。在实施例中，使用电子器件制造领域的普通技术人员已知的干法蚀刻技术的其中之一来蚀刻网格线313的暴露部分。在实施例中，使用电子器件制造领域的普通技术人员已知的湿法蚀刻技术的其中之一来蚀刻网格线313的部分。

在实施例中，使用电子器件制造领域的普通技术人员已知的湿法技术中的任何技术来去除牺牲硬掩模。在实施例中，使用电子器件制造领域的普通技术人员已知的干法蚀刻技术的其中之一(例如，氧等离体子蚀刻)来去除牺牲硬掩模层。

如图3J中所示，经图案化的网格线312和313包括开口，例如，通过使用如以上所描述的先进光刻技术使牺牲掩模层图案化、并去除网格线313的部分以及网格线313之间的牺牲硬掩模层331而限定的开口334和335。器件硬掩模316、网格线312和313的剩余部分被用作用于在衬底311上形成器件特征的掩模。

图3K是根据一个实施例的在使用器件硬掩模的部分和剩余网格线作为掩模蚀刻衬底之后的与图3J类似的视图。如图3K中所示，穿过经图案化的网格线312和313以及器件硬掩模316的剩余部分蚀刻衬底311的暴露部分至预定深度345以形成垂直特征，例如垂直特征347、348和349。在实施例中，诸如特征347、348和349等垂直特征是纳米线。

在实施例中，垂直特征的尺寸(例如，尺寸355)小于10nm。在实施例中，垂直特征的尺寸从约1nm至约10nm。如图3K中所示，在衬底311中形成沟槽，例如沟槽342、343和344。取决于设计，可以使用电子器件制造领域的普通技术人员已知的干法蚀刻或湿法蚀刻技术中的任何技术来将衬底311向下蚀刻预定深度。

图3L是根据一个实施例的在栅极叠置体被沉积到沟槽中之后的与图3K类似的视图。如图3L中所示，电介质层402被沉积到衬底311中的沟槽的底部上，栅极叠置体403被沉积到电介质层402上，并且电介质层401被沉积到栅极叠置体403上。在实施例中，电介质层401和402充当用于栅极叠置体403的间隔体。

在实施例中，被沉积到衬底中的沟槽中的电介质层包括层间电介质(ILD)，例如，二氧化硅。在一个实施例中，被沉积到衬底中的沟槽中的电介质层包括聚酰亚胺、环氧基树脂、光可限定的材料，例如苯并环丁烯(BCB)、以及WPR-系列材料、或者玻璃。在一个实施例中，被沉积到衬底中的沟槽中的电介质层是低电容率(低-k)ILD层。

如图3L中所示，被沉积到沟槽中的电介质层之间的栅极叠置体403包括邻近于衬底311中的沟槽的侧壁的栅极电介质404和邻近于栅极电介质404的栅极电极411。栅极电介质404可以是任何公知的栅极电介质层，如以上所描述的。栅极电极411可以由任何适合的栅极电极材料形成，如以上所描述的。

在实施例中，使用电子器件制造领域的普通技术人员已知的选择性沉积技术中的任何技术来将电介质层选择性地沉积到衬底中的沟槽中。在实施例中，使用电子器件制造领域的普通技术人员已知的沉积技术中的任何技术来将栅极电介质选择性地沉积到沟槽中的电介质层401与402之间。

图3M是根据一个实施例的在蚀刻掉所有的网格线312和313以及衬底311的下层部分之后的与图3L类似的视图。如图3M中所示，从衬底311中去除网格线312和313的剩余部分，以使得诸如栅极束421、422和423等栅极束(bundle)在衬底311上被分开一定间隔，例如间隔424。在实施例中，通过使用电子器件制造领域的普通技术人员已知的干法蚀刻技术的其中之一来去除网格线312和313的剩余部分。在实施例中，通过使用电子器件制造领域的普通技术人员已知的湿法蚀刻技术的其中之一来去除网格线312和313的剩余部分。

图3N是根据一个实施例的在沉积栅极阻挡部405之后的与图3M类似的视图。如图3N中所示，栅极阻挡部(例如栅极阻挡部405)被沉积到将栅极束电分开的间隔中。在实施例中，栅极阻挡部包括例如二氧化硅、氮化硅或者电子器件制造领域的普通技术人员已知的其它电绝缘层。在实施例中，使用电子器件制造领域的普通技术人员已知的沉积技术的其中之一，例如使用但不限于化学气相沉积(CVD)、物理气相沉积(PVD)来沉积栅极阻挡部。

图3O是根据一个实施例的在从衬底的部分中去除器件硬掩模的剩余部分之后的与图3N类似的视图。如图3O中所示，从衬底311的顶部部分去除器件硬掩模316的剩余部分，并且使剩余的拓扑结构平坦化。在实施例中，使用本领域普通技术人员已知的化学机械抛光技术来去除器件硬掩模的剩余部分并且使剩余的拓扑结构平坦化。在实施例中，使用电子器件制造领域的普通技术人员已知的湿法或干法(例如，等离子体)蚀刻技术中的任何技术来去除器件硬掩模的剩余部分。

图3P是根据一个实施例的在沉积牺牲硬掩模层451并使其图案化以形成过孔之后的与图3O类似的视图。沉积在衬底311的部分、栅极阻挡部405、以及电介质401上的牺牲硬掩模层451与以上所描述的牺牲硬掩模层中的一个类似。在实施例中，如以上所描述的，使用先进光刻，例如，使用电子束(e-beam)光刻、极紫外(EUV)光刻、或者它们的任何组合来使牺牲硬掩模层451图案化。蚀刻经图案化的牺牲硬掩模层451以形成开口(例如，开口452、453和454)以暴露在衬底上形成的垂直特征中的一些垂直特征(例如，垂直特征348和456)的顶部部分。

图3Q是根据一个实施例的在去除牺牲硬掩模并蚀刻暴露的垂直器件特征之后的与图3P类似的视图。去除了具有相邻的栅极电介质部分的暴露的垂直特征，以暴露衬底311的部分。在实施例中，穿过牺牲硬掩模层451向下蚀刻具有相邻的栅极电介质部分的暴露的垂直特征至衬底311。在实施例中，使用电子器件制造领域的普通技术人员已知的一种或多种干法蚀刻技术来蚀刻具有相邻的栅极电介质部分的暴露的垂直特征。在实施例中，使用电子器件制造领域的普通技术人员已知的湿法蚀刻技术的其中之一来蚀刻暴露的垂直特征。

在实施例中，使用电子器件制造领域的普通技术人员已知的湿法技术中的任何技术来去除牺牲硬掩模。在实施例中，使用电子器件制造领域的普通技术人员已知的干法蚀刻技术的其中之一(例如，氧等离子体蚀刻)来去除牺牲硬掩模层。

如图3Q中所示，通过使用先进光刻技术使牺牲掩模层图案化来限定、并通过去除暴露的垂直特征和牺牲硬掩模层331而形成的开口被填充有一个或多个导电层以形成垂直互连件(过孔)，例如过孔461、462和463。互连件可以由任何适当的互连材料形成。在实施例中，互连件包括金属，例如但不限于铜、钨、钽、钛、或者其它导电材料。在实施例中，使用例如CMP技术来对包括形成在衬底上的栅极阻挡部、栅极束和电介质的部分的结构的顶表面进行平坦化。

图3R是根据一个实施例的在衬底上方形成顶部互连层之后的与图3Q类似的视图。如图3R中所示，顶部互连层包括形成在器件结构的顶部部分上的多个导电线(例如，导电线471、472和473)以连接到电子器件。可以使用电子器件制造领域的普通技术人员已知的互连制造技术的其中之一来制造顶部互连层。导电线可以由任何适合的互连材料形成。在实施例中，顶部互连件的导电线包括金属，例如但不限于铜、钨、钽、钛、或者其它导电材料。

图3S是根据一个实施例的在去除了衬底的背侧部分并形成底部互连层之后的与图3R类似的视图。如图3R和图3S中所示，去除了衬底313的背侧部分，从而露出过孔(例如过孔461)的底部部分。互连件的底层包括形成在器件结构的底部部分上的多个导电线(例如，导电线481和482)以连接至电子器件。可以使用电子器件制造领域的普通技术人员已知的互连制造技术的其中之一来制造底部互连层。导电线可以由如上面所描述的任何适合的互连材料形成。

图4例示了根据一个实施例的内插件1000。内插件1000是用于将第一衬底1002桥接至第二衬底1004的介于中间的衬底。例如，第一衬底1002可以是集成电路管芯。例如，第二衬底1004可以是存储器模块、计算机母板、或者另一个集成电路管芯。通常，内插件1000的目的在于将连接扩展至较宽的间距，或者将连接重新布线到不同的连接。例如，内插件1000可以将集成电路管芯耦合至球栅阵列(BGA)1006，该球栅阵列随后可以耦合至第二衬底1004。在一些实施例中，第一和第二衬底1002/1004附接至内插件1000的相对侧。在其它实施例中，第一和第二衬底1002/1004附接至内插件1000的相同侧。并且在其它实施例中，三个或更多衬底通过内插件1000的方式进行互连。

内插件1000可以由环氧树脂、玻璃纤维加强的环氧树脂、陶瓷材料、或者诸如聚酰亚胺等聚合物材料形成。在其它实施方式中，内插件可以由替代的刚性或弹性材料形成，这些材料可以包括与上面描述的用于半导体衬底中的材料相同的材料，例如硅、锗、以及其它III-V族和IV族材料。

内插件可以包括金属互连件1008和过孔1010，包括但不限于使用本文中所描述的方法制造的穿硅过孔(TSV)1012。内插件1000还可以包括嵌入式器件1014，包括无源器件和有源器件两者。这种器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器、和静电放电(ESD)器件。诸如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器、和MEMS器件之类的更加复杂的器件也可以形成在内插件1000上。

在至少一些实施例中，本文中所公开的装置和过程可以用在内插件1000的制造中。

图5例示了根据一个实施例的计算设备1200。计算设备1200可以包括多个部件。在一个实施例中，这些部件附接到一个或多个母板。在替代的实施例中，这些部件被制造到单个片上系统(SoC)管芯上，而不是母板上。计算设备1200中的部件包括但不限于集成电路管芯1202和至少一个通信芯片1208。在一些实施方式中，通信芯片1208被制造为集成电路管芯1202的部分。集成电路管芯1202可以包括CPU 1204以及通常被用作高速缓冲存储器的管芯上存储器1206，其可以由诸如嵌入式DRAM(eDRAM)或自旋转移矩存储器(STTM或STTM-RAM)等技术提供。

计算设备1200可以包括其它部件，这些部件可以或可以不物理和电耦合到母板或被制造在SoC管芯内。这些其它部件包括但不限于易失性存储器1210(例如，DRAM)、非易失性存储器1212(例如，ROM或闪存)、图形处理单元1214(GPU)、数字信号处理器1216、密码处理器1242(执行硬件内的加密算法的专用处理器)、芯片组1220、天线1222、显示器或触摸屏显示器1224、触摸屏控制器1226、电池1228或其它电源、功率放大器(未示出)、全球定位系统(GPS)设备1228、罗盘1230、运动协处理器或传感器1232(可以包括加速度计、陀螺仪和罗盘)、扬声器1234、照相机1236、用户输入设备1238(例如键盘、鼠标、触控笔、和触摸板)、以及大容量存储设备1240(例如硬盘驱动、压缩盘(CD)、数字多功能盘(DVD)等等)。

通信芯片1208实现了往返于计算设备1200传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射经由非固态介质来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示相关联的设备不包含任何线，尽管在一些实施例中它们可能不包含线。通信芯片1208可以实施多个无线标准或协议中的任何标准或协议，这些标准或协议包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、及其衍生物、以及被命名为3G、4G、5G及更高代的任何其它无线协议。计算设备1200可以包括多个通信芯片1208。例如，第一通信芯片1208可以专用于较短距离无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片1208可以专用于较长距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其它。

计算设备1200的处理器1204包括一个或多个器件，例如本文中所描述的使用提供垂直器件图案化的方法和装置而形成的晶体管和金属互连件。术语“处理器”可以指代对来自寄存器和/或存储器的电子数据进行处理以将该电子数据转换成可以存储在寄存器和/或存储器中的其它电子数据的任何器件或器件的部分。

通信芯片1208还可以包括一个或多个器件，例如本文中所描述的使用提供垂直器件图案化的方法和装置而形成的晶体管和金属互连件。在其它实施例中，容纳在计算设备1200内的另一个部件可以包含一个或多个器件，例如本文中所描述的使用提供垂直器件图案化的方法和装置而形成的晶体管和金属互连件。

在各种实施例中，计算设备1200可以是膝上计算机、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器、或数字视频录像机。在其它实施方式中，计算设备100可以是处理数据的任何其它电子设备。

以下示例涉及其它实施例：

一种用于提供垂直器件图案化的方法，包括：使用第一光刻工艺在衬底上形成网格，所述网格包括第一组网格线和第二组网格线；以及通过使用第二光刻工艺选择性地对所述第一组网格线和所述第二组网格线中的至少一组网格线进行图案化来限定垂直器件特征。

一种用于提供垂直器件图案化的方法，包括：使用第一光刻工艺在衬底上形成网格，所述网格包括第一组网格线和第二组网格线；以及通过使用第二光刻工艺选择性地对所述第一组网格线和所述第二组网格线中的至少一组网格线进行图案化来限定垂直器件特征，其中，所述第一光刻工艺包括深紫外(DUV)光刻，并且所述第二光刻工艺包括电子束光刻、极紫外(EUV)光刻、或者它们的任何组合。

一种用于提供垂直器件图案化的方法，包括：使用第一光刻工艺在衬底上形成网格，所述网格包括第一组网格线和第二组网格线；以及通过使用第二光刻工艺选择性地对所述第一组网格线和所述第二组网格线中的至少一组网格线进行图案化来限定垂直器件特征，其中，所述第一组网格线和所述第二组网格线包括相对于所述衬底有选择性的材料。

一种用于提供垂直器件图案化的方法，包括：使用第一光刻工艺在衬底上形成网格，所述网格包括第一组网格线和第二组网格线；在所述网格上沉积第一硬掩模层；对所述第一硬掩模层进行图案化以暴露所述第一组网格线和所述第二组网格线中的至少一组网格线的一部分，并通过使用第二光刻工艺选择性地对所述第一组网格线和所述第二组网格线中的至少一组网格线进行图案化来限定垂直器件特征。

一种用于提供垂直器件图案化的方法，包括：使用第一光刻工艺在衬底上形成网格，所述网格包括第一组网格线和第二组网格线；通过使用第二光刻工艺选择性地对所述第一组网格线和所述第二组网格线中的至少一组网格线进行图案化来限定垂直器件特征；以及去除所述第一组网格线和所述第二组网格线中的所述至少一组网格线的一部分。

一种用于提供垂直器件图案化的方法，包括：使用第一光刻工艺在衬底上形成网格，所述网格包括第一组网格线和第二组网格线；以及通过使用第二光刻工艺选择性地对所述第一组网格线和所述第二组网格线中的至少一组网格线进行图案化来限定垂直器件特征；其中，所述垂直器件特征包括晶体管、互连件、沟槽、或者它们的任何组合。

一种用于垂直器件图案化的方法，包括：使用第一光刻工艺在衬底上形成网格，所述网格包括第一组网格线和第二组网格线；通过使用第二光刻工艺选择性地对所述第一组网格线和所述第二组网格线中的至少一组网格线进行图案化来限定垂直器件特征；以及使用所述第一组网格线和所述第二组网格线中的经图案化的至少一组网格线作为掩模来形成所述器件。

一种用于制造电子器件的方法，包括：在衬底上形成网格，所述网格包括第一组网格线和第二组网格线；在所述网格上方沉积第一硬掩模层；以及对所述第一硬掩模层进行图案化以暴露所述第一组网格线和所述第二组网格线中的至少一组网格线的一部分。

一种用于制造电子器件的方法，包括：在衬底上形成网格，所述网格包括第一组网格线和第二组网格线；在所述网格上方沉积第一硬掩模层；对所述第一硬掩模层进行图案化以暴露所述第一组网格线和所述第二组网格线中的至少一组网格线的一部分；以及去除所述第一组网格线和所述第二组网格线中的所述至少一组网格线的所述部分以暴露所述衬底的一部分。

一种用于制造电子器件的方法，包括：在衬底上形成网格，所述网格包括第一组网格线和第二组网格线；在所述网格上方沉积第一硬掩模层；对所述第一硬掩模层进行图案化以暴露所述第一组网格线和所述第二组网格线中的至少一组网格线的一部分；去除所述第一组网格线和所述第二组网格线中的所述至少一组网格线的所述部分以暴露所述衬底的一部分；以及使用经图案化的网格作为掩模来蚀刻所述衬底的所述部分以形成器件特征。

一种用于制造电子器件的方法，包括：在衬底上形成网格，所述网格包括第一组网格线和第二组网格线；在所述网格上沉积间隔体；邻近于所述间隔体沉积器件硬掩模；以及去除所述间隔体以暴露所述衬底的一部分；在所述网格上方沉积第一硬掩模层，其中，所述第一硬掩模层沉积在所述衬底的暴露部分上；以及对所述第一硬掩模层进行图案化以暴露所述第一组网格线和第二组网格线中的至少一组网格线的一部分。

一种用于制造电子器件的方法，包括：在衬底上形成网格，所述网格包括第一组网格线和第二组网格线；在所述网格上方沉积第一硬掩模层；以及对所述第一硬掩模层进行图案化以暴露所述第一组网格线和第二组网格线中的至少一组网格线的一部分，其中，重复沉积所述第一硬掩模层和对所述第一硬掩模层进行图案化，直到形成所有器件特征。

一种用于制造电子器件的方法，包括：在衬底上形成网格，所述网格包括第一组网格线和第二组网格线；在所述网格上方沉积第一硬掩模层；以及对所述第一硬掩模层进行图案化以暴露所述第一组网格线和第二组网格线中的至少一组网格线的一部分，其中，所述网格是使用第一光刻工艺形成的，并且所述第一硬掩模层是使用第二光刻工艺来图案化的。

一种用于制造电子器件的方法，包括：在衬底上形成网格，所述网格包括第一组网格线和第二组网格线；在所述网格上方沉积第一硬掩模层；以及对所述第一硬掩模层进行图案化以暴露所述第一组网格线和第二组网格线中的至少一组网格线的一部分；使用经图案化的网格作为掩模来蚀刻所述衬底。

一种用于制造电子器件的装置，包括：位于衬底上的网格，所述网格包括第一组网格线和第二组网格线；以及位于所述网格上方的第一硬掩模层，其中，所述第一硬掩模层被图案化以暴露所述第一组网格线和第二组网格线中的至少一组网格线的一部分。

一种用于制造电子器件的装置，包括：位于衬底上的网格，所述网格包括第一组网格线和第二组网格线；以及位于所述网格上方的第一硬掩模层，其中，所述第一硬掩模层被图案化以暴露所述第一组网格线和第二组网格线中的至少一组网格线的一部分，其中，所述第一组网格线和所述第二组网格线中的所述至少一组网格线的所述部分暴露所述衬底的一部分。

一种用于制造电子器件的装置，包括：位于衬底上的网格，所述网格包括第一组网格线和第二组网格线；以及位于所述网格上方的第一硬掩模层，其中，所述第一硬掩模层被图案化以暴露所述第一组网格线和第二组网格线中的至少一组网格线的一部分，其中，所述第一组网格线和所述第二组网格线中的所述至少一组网格线的所述部分暴露所述衬底的一部分，其中，使用经图案化的网格作为掩模来蚀刻所述衬底的所述部分，以形成器件特征。

一种用于制造电子器件的装置，包括：位于衬底上的网格，所述网格包括第一组网格线和第二组网格线；位于所述网格上的间隔体；邻近于所述间隔体的器件硬掩模，其中，所述间隔体要被去除以暴露所述衬底的一部分；以及位于所述网格上方的第一硬掩模层，其中，所述第一硬掩模层沉积在所述衬底的暴露部分上，其中，所述第一硬掩模层被图案化以暴露所述第一组网格线和第二组网格线中的至少一组网格线的一部分，并且其中，所述第一组网格线和所述第二组网格线中的所述至少一组网格线的所述部分暴露所述衬底的一部分。

一种用于制造电子器件的装置，包括：位于衬底上的网格，所述网格包括第一组网格线和第二组网格线；以及位于所述网格上方的第一硬掩模层，其中，所述第一硬掩模层被图案化以暴露所述第一组网格线和第二组网格线中的至少一组网格线的一部分，其中，所述网格使用第一光刻工艺来形成，并且所述第一硬掩模层使用第二光刻工艺来图案化。

一种用于制造电子器件的装置，包括：位于衬底上的网格，所述网格包括第一组网格线和第二组网格线；以及位于所述网格上方的第一硬掩模层，其中，所述第一硬掩模层被图案化以暴露所述第一组网格线和所述第二组网格线中的至少一组网格线的一部分，其中，经图案化的网格被用作为掩模以限定在所述衬底上形成的器件特征。

对所例示的本发明的实施方式的以上描述(包括在摘要中描述的那些)并非旨在是详尽的或者将本发明限制为所公开的精确形式。尽管为了例示的目的在本文中描述了本发明的具体实施方式和示例，但是如相关领域技术人员将认识到的，各种等同的修改在本发明的范围内是可能的。

鉴于以上具体实施方式，可以对本发明做出这些修改。在所附权利要求中使用的术语不应当被解释为将本发明限制为在说明书和权利要求书中公开的具体实施方式。更确切地，本发明的范围应当全部由所附权利要求来确定，所附权利要求是根据权利要求解释的所建立的原则来解释的。