半导体装置的制作方法

本发明有关于一种半导体装置。

背景技术：

在集成电路中，大电流半导体元件往往需要占用大量的核心电路(core circuit)面积。举例来说，在静电放电(Electrostatic Discharge,简称：ESD)防护电路中，静电放电钳位(ESD clamp)因为要即时传输大量的瞬时电流(ESD电流)而必须占用大量的核心电路面积。再举例来说，电源集成电路的输出级要即时提供大量的电流给负载电路，因此输出级的功率晶体管必须占用大量的核心电路面积。

技术实现要素：

本发明提供一种半导体装置，以节省晶粒面积(Die Size)。

本发明的实施例提供一种半导体装置，包括半导体基体以及第一半导体元件；半导体基体具有一电路集中区域；第一半导体元件布局于半导体基体之上，且至少部分环绕在电路集中区域的外围；第一半导体元件的布局面积大于电路集中区域中的任一半导体元件的布局面积。

在本发明的一实施例中，上述第一半导体元件的布局面积是电路集中区域中的所述任一半导体元件的布局面积的2倍以上。

在本发明的一实施例中，上述第一半导体元件为齐纳二极管(Zener diode)或功率晶体管(power transistor)。

在本发明的一实施例中，上述第一半导体元件呈C字形或环形而环绕在电路集中区域的外围。

在本发明的一实施例中，上述第一半导体元件包括第一电极线、第二电极环以及第二电极线。第一电极线布局于半导体基体之上，且呈C字形或环形而环绕在电路集中区域的外围。第一电极线的第一连接部通过电源轨线电 性连接至第一电源焊垫(power pad)。第二电极环布局于半导体基体之上，且环绕在电路集中区域的外围，其中第二电极环的第二连接部电性连接至第二电源焊垫。第二电极线布局于半导体基体之上，且呈L字形、C字形或环形而环绕在电路集中区域的外围。第二电极线电性连接至第二电源焊垫。第一电极线被配置于第二电极环与第二电极线之间。

在本发明的一实施例中，电路集中区域中的所述任一半导体元件包括二极管或驱动控制器。

在本发明的一实施例中，电路集中区域中的所述任一半导体元件包括第一电源焊垫、第二电源焊垫、信号焊垫、第一个二极管以及第二个二极管。第一电源焊垫布局于半导体基体的上方，且在电路集中区域中。第一电源焊垫通过电源轨线电性连接至第一半导体元件的第一连接部。第二电源焊垫布局于半导体基体的上方，且在电路集中区域的边缘部。第二电源焊垫电性连接至第一半导体元件的第二连接部。信号焊垫布局于半导体基体的上方且在电路集中区域中。第一个二极管布局在电路集中区域中，以及位于第一电源焊垫与信号焊垫之间。第一个二极管的第一端电性连接至第一电源焊垫，以及第一个二极管的第二端电性连接至信号焊垫。第二个二极管布局在电路集中区域中，以及位于第一半导体元件的第三连接部与信号焊垫之间。第二个二极管的第一端电性连接至信号焊垫，以及第二个二极管的第二端电性连接至第一半导体元件的第三连接部。

在本发明的一实施例中，上述第一个二极管包括多个第一电极以及多个第二电极。这些第一电极作为该第一个二极管的第一端而电性连接至第一电源焊垫。这些第二电极作为第一个二极管的第二端而电性连接至信号焊垫。这些第一电极与这些第二电极呈指叉交错状。

在本发明的一实施例中，上述第一半导体元件的第三连接部通过金属导线电性连接至第一半导体元件的第二连接部。

在本发明的一实施例中，上述电路集中区域中的所述任一半导体元件包括电源焊垫、信号焊垫、第一个二极管以及第二个二极管。电源焊垫布局于半导体基体的上方，且在电路集中区域中。电源焊垫电性连接至第一半导体元件的第一连接部。信号焊垫布局于半导体基体的上方且在电路集中区域中，以及位于第一半导体元件与电源焊垫之间。第一个二极管布局在电路集中区 域中，以及位于电源焊垫与信号焊垫之间。第一个二极管的第一端电性连接至电源焊垫，以及第一个二极管的第二端电性连接至信号焊垫。第二个二极管布局在电路集中区域中，以及位于第一半导体元件的第二连接部与信号焊垫之间。第二个二极管的第一端电性连接至信号焊垫，以及第二个二极管的第二端电性连接至第一半导体元件的第二连接部。

在本发明的一实施例中，上述第一个二极管包括第一电极以及第二电极。第一电极作为第一个二极管的第一端而电性连接至电源焊垫。第二电极作为第一个二极管的第二端而电性连接至信号焊垫。第二电极呈C字形而环绕在第一电极的外围。

在本发明的一实施例中，上述半导体装置还包括第二半导体元件。第二半导体元件布局于半导体基体之上，且至少部分环绕在电路集中区域的外围。第二半导体元件的布局面积大于电路集中区域中的所述任一半导体元件的布局面积。

在本发明的一实施例中，上述第二半导体元件为齐纳二极管或功率晶体管。

在本发明的一实施例中，上述第一半导体元件与第二半导体元件各自呈C字形环绕在电路集中区域的外围。

在本发明的一实施例中，上述第二半导体元件包括栅极线、源极线以及漏极线。栅极线布局于半导体基体之上，且呈C字形或环形而环绕在电路集中区域的外围。源极线布局于半导体基体之上，且呈C字形或环形而环绕在电路集中区域的外围。漏极线布局于半导体基体之上，且呈C字形或环形而环绕在电路集中区域的外围。栅极线被配置于源极线与漏极线之间。

基于上述，本发明实施例所述半导体装置将面积最大的半导体元件配置于电路集中区域的周围，使此面积最大的半导体元件围绕于电路集中区域(例如核心电路)，故可有效减少晶粒面积，并可即时且有效传输大量的电流。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是本发明一实施例所示出的一种半导体装置布局的俯视示意图；

图2A是本发明一实施例说明图1所示半导体装置的电路布局示意图；

图2B是说明图2A所示半导体装置的等效电路示意图；

图3A是本发明另一实施例说明图1所示半导体装置的电路布局示意图；

图3B是说明图3A所示半导体装置的等效电路示意图；

图4是本发明又一实施例说明图1所示半导体装置的电路布局示意图；

图5A是本发明又一实施例说明图1所示半导体装置的电路布局示意图；

图5B是说明图5A所示半导体装置的等效电路示意图；

图6是本发明另一实施例所示出的一种半导体装置布局的俯视示意图；

图7A是本发明一实施例说明图6所示半导体装置的电路布局示意图；

图7B是说明图7A所示半导体装置的等效电路示意图；

图8是依发明又一实施例所示出的一种半导体装置布局的俯视示意图；

图9A是本发明一实施例说明图8所示半导体装置的电路布局示意图；

图9B是说明图9A所示半导体装置的掺杂层布局示意图。

附图标记说明：

100、600、800：半导体装置；

105、605、805：半导体基体；

110：电路集中区域；

120、620、820：第一半导体元件；

211、213、513：电源焊垫；

212、314、315、316、512、514、515、516：信号焊垫；

214、VDD、VSS：电源轨线；

220、230、340、350、360、370、380、390、520、525、530、535、540、545、550、555：二极管；

221：第三电极；

222：第四电极；

231、526：第一电极；

232、527：第二电极；

240、560：静电放电钳位元件；

241、244、561：第二电极线；

242、245、562：第一电极线；

243、246、563：第二电极环；

621、631、821、831：漏极线；

622、632、822、832：栅极线；

623、633、823、833：源极线；

630、830：第二半导体元件；

710：核心电路；

720、730：功率晶体管；

LX：输出端；

ND1、ND2、ND3、ND4：N型掺杂区；

NW1、NW2：N型井；

PD1、PD2、PD3、PD4：P型掺杂区；

PW1、PW2：P型井。

具体实施方式

在本发明说明书全文(包括申请专利范围)中所使用的“耦接”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置耦接于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。另外，凡可能之处，在附图及实施方式中使用相同标号的元件/构件/步骤代表相同或类似部分。不同实施例中使用相同标号或使用相同用语的元件/构件/步骤可以相互参照相关说明。

图1是本发明一实施例所示出的一种半导体装置100布局的俯视示意图。半导体装置100包括半导体基体105、电路集中区域110以及第一半导体元件120。电路集中区域110与第一半导体元件120布局于半导体基体105之上。第一半导体元件120至少部分环绕在电路集中区域110的外围。电路集中区域110内具有多个半导体元件(未示出)。第一半导体元件120的布局面积大于电路集中区域110中的任一半导体元件的布局面积。举例来说(但不限于此)，第一半导体元件120的布局面积是电路集中区域110中的所述任一半导体元件的布局面积的2倍以上。

图1所示第一半导体元件120虽呈环形而环绕在电路集中区域110的外 围，但第一半导体元件120的布局方式不应受限于此。在另一些实施例中，第一半导体元件120可以呈C字形或其他形状而至少部分环绕在电路集中区域110的外围。

在一些实施例中(但不限于此)，第一半导体元件120可以是齐纳二极管(Zener diode)、功率晶体管(power transistor)或其他用以传输大量瞬时电流的半导体元件。在本实施例所述半导体装置100中，面积最大的第一半导体元件120被配置于电路集中区域110的周围，而不是配置于电路集中区域110内。此第一半导体元件120围绕于电路集中区域110(例如：核心电路)，故可有效减少晶粒面积，并可即时且有效传输大量的电流。电路集中区域110的面积越大，则第一半导体元件120传输电流的能力越好。

图2A是本发明一实施例说明图1所示半导体装置100的电路布局示意图。图2B是说明图2A所示半导体装置100的等效电路示意图。在本发明的一实施例中，图2B的半导体装置100可以被应用为暂态电压抑制器(Transient Voltage Suppressors,简称：TVS)，其中暂态电压抑制器的处理可以是互补式金属氧化半导体(complementary metal-oxide semiconductor,简称：CMOS)高压处理或是其他处理，而暂态电压抑制器的晶体管结构可以是双极性(bipolar)半导体结构或是其他结构。在其他实施例中，半导体装置100也可以是静电放电(Electrostatic Discharge,简称：ESD)保护电路，本发明并不以此为限。

请继续参照图2A与图2B，电源焊垫211、信号焊垫212与电源焊垫213布局于半导体基体105的上方。信号焊垫212与电源焊垫213被配置在电路集中区域110中。电源焊垫213通过电源轨线214电性连接至第一半导体元件120的第一连接部。第二电源焊垫211布局在电路集中区域110的边缘部。电源焊垫211电性连接至第一半导体元件120的第二连接部。

电路集中区域110内还具有多个半导体元件，例如：暂态电压抑制器的二极管220与二极管230。二极管220与二极管230被配置于电路集中区域110中。图2A所示电路集中区域110内还可包括其他半导体元件，本发明并不以此为限。二极管230位于电源焊垫213与信号焊垫212之间。二极管230的第一端(例如阳极)电性连接至电源焊垫213，二极管230的第二端(例如阴极)电性连接至信号焊垫212。信号焊垫212可以电性连接至电路集中 区域110中的电路。因此，电路集中区域110中的电路可以通过信号焊垫212而从集成电路的外部接收信号，或是输出信号至集成电路的外部。

在图2A所示实施例中，二极管230包括多个第一电极231以及多个第二电极232。这些第一电极231与这些第二电极232呈指叉交错状。这些第一电极231电性连接至这些第一电极231下方的P掺杂区(未示出)，而这些第二电极232电性连接至这些第二电极232下方的N掺杂区(未示出)，其中所述P掺杂区与所述N掺杂区形成二极管230。因此，这些第一电极231可以作为二极管230的第一端(例如阳极)而电性连接至第一电源焊垫213，并且这些第二电极232可以作为二极管230的第二端(例如阴极)而电性连接至信号焊垫212。

二极管220位于第一半导体元件120的第三连接部与信号焊垫212之间。二极管220的第一端(例如阳极)电性连接至信号焊垫212，以及二极管220的第二端(例如阴极)电性连接至第一半导体元件120的该第三连接部。第一半导体元件120的该第三连接部可以通过金属导线电性连接至第一半导体元件120的第二连接部，进而电性连接至电源焊垫211。因此，二极管220的第二端(例如阴极)可以通过第一半导体元件120的该第三连接部电性连接至电源焊垫211。

在图2A所示实施例中，二极管220包括多个第三电极221以及多个第四电极222。这些第三电极221与这些第四电极222呈指叉交错状。这些第三电极221电性连接至这些第三电极221下方的P掺杂区(未示出)，而这些第四电极222电性连接至这些第四电极222下方的N掺杂区(未示出)，其中所述P掺杂区与所述N掺杂区形成二极管220。因此，这些第三电极221可以作为二极管220的第一端(例如阳极)而电性连接至信号焊垫212，并且这些第四电极222可以作为二极管220的第二端(例如阴极)而电性连接至第一半导体元件120的该第三连接部与电源焊垫211。

在图2A所示实施例中，第一半导体元件120可以是暂态电压抑制器中的静电放电钳位(ESD clamp)元件240。静电放电钳位元件240可以是齐纳二极管或是其他钳位元件。静电放电钳位元件240的阳极电性连接至电源焊垫213，而静电放电钳位元件240的阴极电性连接至电源焊垫211。

静电放电钳位元件240(即第一半导体元件120)至少部分环绕在电路集 中区域110的外围。在图2A所示实施例中，第一半导体元件120包括第二电极线241、第一电极线242以及第二电极环243。第二电极线241、第一电极线242以及第二电极环243布局于半导体基体105之上。第一电极线242呈两个C字形而环绕在电路集中区域110的外围，如图2A所示。在其他实施例中，第一电极线242可以呈环形或其他几何形状而环绕在电路集中区域110的外围。第一电极线242的第一连接部可以通过电源轨线(power rail)214电性连接至电源焊垫213。第二电极环243环绕在电路集中区域110的外围，其中第二电极环243的第二连接部电性连接至电源焊垫211。第二电极线241呈四个L字形而环绕在电路集中区域110的外围，如图2A所示。在其他实施例中，第二电极线241可以呈C字形、环形或其他几何形状而环绕在电路集中区域110的外围。第二电极线241电性连接至电源焊垫211。

其中，第一电极线242被配置于第二电极环243与第二电极线241之间。第一电极线242电性连接至第一电极线242下方的P掺杂区(未示出)，而第二电极环243与第二电极线241电性连接至第二电极环243与第二电极线241下方的N掺杂区(未示出)，其中所述P掺杂区与所述N掺杂区形成静电放电钳位元件240(例如齐纳二极管)。因此，第一电极线242可以作为静电放电钳位元件240的第一电极(例如阳极)，而第二电极环243与第二电极线241可以作为静电放电钳位元件240的第二电极(例如阴极)。

由图2A可以知道，环绕在电路集中区域110的外围的第一半导体元件120(例如静电放电钳位元件240)具有相当长度的PN结(PN junction)，因此第一半导体元件120可以即时且有效传输大量的瞬时电流(例如ESD电流)。电路集中区域110的面积越大，则第一半导体元件120的PN结越长，则传输瞬时电流的能力越好。因此，图2A所示暂态电压抑制器可有效提升静电放电等级(ESD level)。另一方面，在图2A所示实施例中，面积最大的第一半导体元件120(例如静电放电钳位元件240)配置于电路集中区域110的周围，使此第一半导体元件120围绕于电路集中区域110(例如核心电路)，故可有效减少晶粒面积。

图3A是本发明另一实施例说明图1所示半导体装置100的电路布局示意图。图3B是说明图3A所示半导体装置100的等效电路示意图。请参照图3A与图3B，半导体装置100可以被应用为暂态电压抑制器或是静电放电保 护电路。半导体装置100包括电路集中区域110以及第一半导体元件120。信号焊垫212、信号焊垫314、信号焊垫315、信号焊垫316与电源焊垫213被配置在电路集中区域110中。电源焊垫213通过电源轨线214电性连接至第一半导体元件120的第一连接部。第二电源焊垫211布局在电路集中区域110的边缘部。电源焊垫211电性连接至第一半导体元件120的第二连接部。

电路集中区域110内还具有多个半导体元件。例如，图3B所示暂态电压抑制器还包括二极管220、230、340、350、360、370、380与390，其中这些二极管被配置于电路集中区域110中。二极管230位于电源焊垫213与信号焊垫212之间。二极管230的第一端(例如阳极)电性连接至电源焊垫213，以及二极管230的第二端(例如阴极)电性连接至信号焊垫212。二极管220位于第一半导体元件120的第三连接部与信号焊垫212之间。二极管220的第一端(例如阳极)电性连接至信号焊垫212，以及二极管220的第二端(例如阴极)电性连接至第一半导体元件120的该第三连接部。二极管350位于电源焊垫213与信号焊垫314之间。二极管350的第一端(例如阳极)电性连接至电源焊垫213，以及二极管350的第二端(例如阴极)电性连接至信号焊垫314。二极管340位于第一半导体元件120与信号焊垫314之间。二极管340的第一端(例如阳极)电性连接至信号焊垫314，以及二极管340的第二端(例如阴极)通过第一半导体元件120电性连接至电源焊垫211。二极管370位于电源焊垫213与信号焊垫315之间。二极管370的第一端(例如阳极)电性连接至电源焊垫213，以及二极管370的第二端(例如阴极)电性连接至信号焊垫315。二极管360位于第一半导体元件120与信号焊垫315之间。二极管360的第一端(例如阳极)电性连接至信号焊垫315，以及二极管360的第二端(例如阴极)通过第一半导体元件120电性连接至电源焊垫211。二极管390位于电源焊垫213与信号焊垫316之间。二极管390的第一端(例如阳极)电性连接至电源焊垫213，以及二极管390的第二端(例如阴极)电性连接至信号焊垫316。二极管380位于第一半导体元件120与信号焊垫316之间。二极管380的第一端(例如阳极)电性连接至信号焊垫316，以及二极管380的第二端(例如阴极)通过第一半导体元件120电性连接至电源焊垫211。

在图3A所示二极管220、二极管230、二极管340、二极管350、二极 管360、二极管370、二极管380与二极管390可以参照图2A所示二极管220与二极管230的相关说明而类推，故不再赘述。在图3A所示第一半导体元件120(例如静电放电钳位元件240)可以参照图2A所示第一半导体元件120的相关说明而类推。在图3A所示信号焊垫212、314、315与316可以参照图2A所示信号焊垫212的相关说明而类推，故不再赘述。

图4是本发明又一实施例说明图1所示半导体装置100的电路布局示意图。图4所示半导体装置100的等效电路示意图可以参照图3B的相关说明。请参照图3B与图4，半导体装置100可以被应用为暂态电压抑制器或是静电放电保护电路。半导体装置100包括电路集中区域110以及第一半导体元件120。信号焊垫212、信号焊垫314、信号焊垫315、信号焊垫316与电源焊垫213被配置在电路集中区域110中。电源焊垫213通过电源轨线电性连接至第一半导体元件120的第一连接部。第二电源焊垫211布局在电路集中区域110的边缘部。电源焊垫211电性连接至第一半导体元件120的第二连接部。

在图4所示二极管220、230、340、350、360、370、380与390可以参照图3A所示220、230、340、350、360、370、380与390的相关说明而类推，故不再赘述。在图4所示第一半导体元件120(例如静电放电钳位元件240)可以参照图2A所示第一半导体元件120的相关说明而类推。在图4所示信号焊垫212、314、315与316可以参照图2A所示信号焊垫212的相关说明而类推，故不再赘述。

静电放电钳位元件240(即第一半导体元件120)环绕在电路集中区域110的外围。在图4所示实施例中，第一半导体元件120包括第二电极线244、第一电极线245以及第二电极环246。第二电极线244、第一电极线245以及第二电极环246布局于半导体基体105之上。第一电极线245呈两个C字形而环绕在电路集中区域110的外围，如图4所示。在其他实施例中，第一电极线245可以呈环形或其他几何形状而环绕在电路集中区域110的外围。第一电极线245的第一连接部可以通过电源轨线电性连接至电源焊垫213。第二电极环246环绕在电路集中区域110的外围，其中第二电极环246的第二连接部电性连接至电源焊垫211。第二电极线244呈C字形而环绕在电路集中区域110的外围，如图4所示。在其他实施例中，第二电极线244可以呈 环形或其他几何形状而环绕在电路集中区域110的外围。第二电极线244电性连接至电源焊垫211。

第一电极线245被配置于第二电极环246与第二电极线244之间。第一电极线245电性连接至第一电极线245下方的P掺杂区(未示出)，而第二电极环246与第二电极线244电性连接至第二电极环246与第二电极线244下方的N掺杂区(未示出)，其中所述P掺杂区与所述N掺杂区形成静电放电钳位元件240(例如齐纳二极管)。因此，第一电极线245可以作为静电放电钳位元件240的第一电极(例如阳极)，而第二电极环246与第二电极线244可以作为静电放电钳位元件240的第二电极(例如阴极)。

图5A是本发明又一实施例说明图1所示半导体装置100的电路布局示意图。图5B是说明图5A所示半导体装置100的等效电路示意图。请参照图5A与图5B，半导体装置100可以被应用为暂态电压抑制器或是静电放电保护电路。半导体装置100包括电路集中区域110以及第一半导体元件120。信号焊垫512、信号焊垫514、信号焊垫515、信号焊垫516与电源焊垫513被配置在电路集中区域110中。电源焊垫513通过电源轨线(未示出)电性连接至第一半导体元件120的第一连接部。信号焊垫512、514、515与516布局于第一半导体元件120与电源焊垫513之间。

电路集中区域110内还具有多个半导体元件。例如，图5B所示暂态电压抑制器还包括二极管520、525、530、535、540、545、550与555，其中这些二极管被配置于电路集中区域110中。二极管520位于第一半导体元件120的第二连接部与信号焊垫512之间。二极管520的第一端(例如阳极)电性连接至信号焊垫512，以及二极管520的第二端(例如阴极)电性连接至第一半导体元件120的第二连接部。二极管525位于电源焊垫513与信号焊垫512之间。二极管525的第一端(例如阳极)电性连接至电源焊垫513，以及二极管525的第二端(例如阴极)电性连接至信号焊垫512。二极管530位于第一半导体元件120与信号焊垫514之间。二极管530的第一端(例如阳极)电性连接至信号焊垫514，以及二极管530的第二端(例如阴极)电性连接至第一半导体元件120的第二电极线561。二极管535位于电源焊垫513与信号焊垫514之间。二极管535的第一端(例如阳极)电性连接至电源焊垫513，以及二极管535的第二端(例如阴极)电性连接至信号焊垫514。二 极管540位于第一半导体元件120与信号焊垫515之间。二极管540的第一端(例如阳极)电性连接至信号焊垫515，以及二极管540的第二端(例如阴极)电性连接至第一半导体元件120的第二电极线561。二极管545位于电源焊垫513与信号焊垫515之间。二极管545的第一端(例如阳极)电性连接至电源焊垫513，以及二极管545的第二端(例如阴极)电性连接至信号焊垫515。二极管550位于第一半导体元件120与信号焊垫516之间。二极管550的第一端(例如阳极)电性连接至信号焊垫516，以及二极管550的第二端(例如阴极)电性连接至第一半导体元件120的第二电极线561。二极管555位于电源焊垫513与信号焊垫516之间。二极管555的第一端(例如阳极)电性连接至电源焊垫513，以及二极管555的第二端(例如阴极)电性连接至信号焊垫516。

以下将说明二极管525的实施内容。其他二极管520、530、535、540、545、550、555可以参照二极管525的相关说明而类推之，故不再赘述。二极管525包括第一电极526以及第二电极527。第一电极526作为二极管525的第一端而电性连接至电源焊垫513。第二电极527作为二极管525的第二端而电性连接至信号焊垫512。第二电极527呈C字形而环绕在第一电极526的外围，但第二电极527不接触第一电极526。第一电极526电性连接至第一电极526下方的P掺杂区(未示出)，而第二电极527电性连接至第二电极527下方的N掺杂区(未示出)，其中所述P掺杂区与所述N掺杂区形成二极管525。因此，第一电极526可以作为二极管525的第一端(例如阳极)而电性连接至电源焊垫513，并且第二电极527可以作为二极管525的第二端(例如阴极)而电性连接至信号焊垫512。

静电放电钳位元件560(即第一半导体元件120)环绕在电路集中区域110的外围。在图5A所示实施例中，第一半导体元件120包括第二电极线561、第一电极线562以及第二电极环563。第二电极线561、第一电极线562以及第二电极环563布局于半导体基体105之上。第一电极线562呈环形而环绕在电路集中区域110的外围，如图5A所示。第一电极线562的第一连接部可以通过电源轨线(未示出)电性连接至电源焊垫513。第二电极环563环绕在电路集中区域110的外围，其中第二电极环563的第二连接部电性连接至二极管520。第二电极线561呈环形而环绕在电路集中区域110的外围， 如图5A所示。

第一电极线562被配置于第二电极环563与第二电极线561之间。第一电极线562电性连接至第一电极线562下方的P掺杂区(未示出)，而第二电极环563与第二电极线561电性连接至第二电极环563与第二电极线561下方的N掺杂区(未示出)，其中所述P掺杂区与所述N掺杂区形成静电放电钳位元件560(例如齐纳二极管)。因此，第一电极线562可以作为静电放电钳位元件560的第一电极(例如阳极)，而第二电极环563与第二电极线561可以作为静电放电钳位元件560的第二电极(例如阴极)。

图6是本发明另一实施例所示出一种半导体装置600布局的俯视示意图。半导体装置600包括半导体基体605、电路集中区域110、第一半导体元件620以及第二半导体元件630。电路集中区域110、第一半导体元件620以及第二半导体元件630布局于半导体基体605之上。第一半导体元件620以及第二半导体元件630各自呈C字形环绕在电路集中区域110的外围。电路集中区域110内具有多个半导体元件(未示出)。其中，第一半导体元件620的布局面积大于电路集中区域110中的任一半导体元件的布局面积，以及第二半导体元件630的布局面积也大于电路集中区域110中的任一半导体元件的布局面积。图6所示电路集中区域110可以参照图1所示电路集中区域110的相关说明，而图6所示第一半导体元件620以及第二半导体元件630可以参照图1所示第一半导体元件120的相关说明而类推。

在一些实施例中(但不限于此)，第一半导体元件620以及第二半导体元件630可以是齐纳二极管、功率晶体管或其他用以传输大量瞬时电流的半导体元件。在本实施例所述半导体装置600中，面积最大的第一半导体元件620以及第二半导体元件630被配置于电路集中区域110的周围，而不是配置于电路集中区域110内。此第一半导体元件620以及第二半导体元件630围绕于电路集中区域110(例如核心电路)，故可有效减少晶粒面积，并可即时且有效传输大量的电流。电路集中区域110的面积越大，则第一半导体元件620以及第二半导体元件630传输电流的能力越好。

图7A是本发明一实施例说明图6所示半导体装置600的电路布局示意图。图7B是说明图7A所示半导体装置600的等效电路示意图。请参照图7A与图7B，半导体装置600可以被应用为电源集成电路(power IC)的输出级。 电源集成电路的处理可以是互补式金属氧化半导体(CMOS)高压处理或是其他处理，而电源集成电路的晶体管结构可以是金属氧化半导体(MOS)半导体结构或是其他结构。

图7B所示电源集成电路包括核心电路710与输出级(即功率晶体管720与功率晶体管730)。核心电路710被配置在电路集中区域110中。核心电路710可能包括驱动电路、驱动控制器和/或其他元件。功率晶体管720(即第一半导体元件620)与功率晶体管730(即第二半导体元件630)各自呈C字形环绕在电路集中区域110的外围，如图7A所示。功率晶体管720可以是P通道金属氧化半导体(P-channel complementary metal-oxide semiconductor,简称：PMOS)晶体管，而功率晶体管730可以是N通道金属氧化半导体(N-channel complementary metal-oxide semiconductor,简称：NMOS)晶体管。依照核心电路710的控制，电源集成电路的输出级(即功率晶体管720与功率晶体管730)可以通过输出端LX供电给负载电路(未示出)。为了要即时提供大量的电流给负载电路，因此输出级的功率晶体管720与功率晶体管730必须占用大量的面积。

第一半导体元件620(例如功率晶体管720)包括漏极线621、栅极线622以及源极线623。漏极线621、栅极线622以及源极线623布局于半导体基体605之上，且各自呈C字形而环绕在电路集中区域110的外围，如图7A所示。在其他实施例中，漏极线621、栅极线622以及源极线623可以呈环形或其他几何形状而环绕在电路集中区域110的外围。其中，栅极线622被配置于源极线623与漏极线621之间。漏极线621、栅极线622以及源极线623的下方配置了晶体管结构(未示出)。漏极线621电性连接至漏极线621下方晶体管结构的漏极，栅极线622电性连接至栅极线622下方晶体管结构的栅极，而源极线623电性连接至源极线623下方晶体管结构的源极。漏极线621电性连接至输出端LX。源极线623电性连接至电源轨线VDD。

第二半导体元件630(例如功率晶体管730)包括漏极线631、栅极线632以及源极线633。漏极线631、栅极线632以及源极线633布局于半导体基体605之上，且各自呈C字形而环绕在电路集中区域110的外围，如图7A所示。在其他实施例中，漏极线631、栅极线632以及源极线633可以呈环形或其他几何形状而环绕在电路集中区域110的外围。其中，栅极线632被配置于 源极线633与漏极线631之间。漏极线631、栅极线632以及源极线633的下方配置了晶体管结构(未示出)。漏极线631电性连接至漏极线631下方晶体管结构的漏极，栅极线632电性连接至栅极线632下方晶体管结构的栅极，而源极线633电性连接至源极线633下方晶体管结构的源极。漏极线631电性连接至输出端LX。源极线633电性连接至电源轨线VSS。

由图7A可以知道，环绕在电路集中区域110的外围的第一半导体元件620(例如功率晶体管720)与第二半导体元件630(例如功率晶体管730)具有相当长的通道宽度，因此第一半导体元件620与第二半导体元件630可以即时且有效传输大量的电流。电路集中区域110的面积越大，则第一半导体元件620与第二半导体元件630的通道宽度越长，则传输电流的能力越好。因此，图7A所示电源集成电路的第一半导体元件620(例如功率晶体管720)与第二半导体元件630(例如功率晶体管730)可有效提升传输的电流量。另一方面，在图7A所示实施例中，面积最大的第一半导体元件620(例如功率晶体管720)与第二半导体元件630(例如功率晶体管730)配置于电路集中区域110的周围，使此第一半导体元件620与第二半导体元件630围绕于电路集中区域110(例如核心电路)，故可有效减少晶粒面积。

图8是本发明又一实施例所示出一种半导体装置800布局的俯视示意图。半导体装置800包括半导体基体805、电路集中区域110、第一半导体元件820以及第二半导体元件830。电路集中区域110、第一半导体元件820以及第二半导体元件830布局于半导体基体805之上。第一半导体元件820以及第二半导体元件830各自呈环形环绕在电路集中区域110的外围。电路集中区域110内具有多个半导体元件(未示出)。其中，第一半导体元件820的布局面积大于电路集中区域110中的任一半导体元件的布局面积，以及第二半导体元件830的布局面积也大于电路集中区域110中的任一半导体元件的布局面积。图8所示电路集中区域110可以参照图1所示电路集中区域110的相关说明，而图8所示第一半导体元件820以及第二半导体元件830可以参照图1所示第一半导体元件120的相关说明而类推。

在一些实施例中(但不限于此)，第一半导体元件820以及第二半导体元件830可以是齐纳二极管、功率晶体管或其他用以传输大量瞬时电流的半导体元件。在本实施例所述半导体装置800中，面积最大的第一半导体元件 820以及第二半导体元件830被配置于电路集中区域110的周围，而不是配置于电路集中区域110内。此第一半导体元件820以及第二半导体元件830围绕于电路集中区域110(例如核心电路)，故可有效减少晶粒面积，并可即时且有效传输大量的电流。电路集中区域110的面积越大，则第一半导体元件820以及第二半导体元件830传输电流的能力越好。

图9A是本发明一实施例说明图8所示半导体装置800的电路布局示意图。图9A所示半导体装置800的等效电路示意图可以参照图7B的相关说明。请参照图7B与图9A，半导体装置800可以被应用为电源集成电路的输出级。功率晶体管720(即第一半导体元件820)与功率晶体管730(即第二半导体元件830)各自呈环形环绕在电路集中区域110的外围，如图9A所示。

功率晶体管720可以是PMOS晶体管。第一半导体元件820(例如功率晶体管720)包括漏极线821、栅极线822以及源极线823。漏极线821、栅极线822以及源极线823布局于半导体基体805之上，且各自呈环形而环绕在电路集中区域110的外围，如图9A所示。其中，栅极线822被配置于源极线823与漏极线821之间。漏极线821电性连接至输出端LX。源极线823电性连接至电源轨线VDD。

图9B是说明图9A所示半导体装置800的掺杂层布局示意图。请同时参照图9A与图9B，漏极线821、栅极线822以及源极线823的下方配置了N型井NW1与NW2。N型井NW1与NW2各自呈C字形而环绕在电路集中区域110的外围，如图9B所示。N型井NW1内配置了P型掺杂区PD1与PD2。N型井NW2内配置了P型掺杂区PD3与PD4。漏极线821电性连接至漏极线821下方的P型掺杂区PD1与PD3。源极线823电性连接至源极线823下方的P型掺杂区PD2与PD4。栅极线822在N型井NW1与NW2上方，且位于P型掺杂区PD1与PD2之间，以及位于P型掺杂区PD3与PD4之间。

功率晶体管730可以是NMOS晶体管。第二半导体元件830(例如功率晶体管730)包括漏极线831、栅极线832以及源极线833。漏极线831、栅极线832以及源极线833布局于半导体基体805之上，且各自呈环形而环绕在电路集中区域110的外围，如图9A所示。其中，栅极线832被配置于源极线833与漏极线831之间。漏极线831电性连接至输出端LX。源极线833电性连接至电源轨线VSS。

漏极线831、栅极线832以及源极线833的下方配置了P型井PW1与PW2。P型井PW1与PW2各自呈C字形而环绕在电路集中区域110的外围，如图9B所示。P型井PW1内配置了N型掺杂区ND1与ND2。P型井PW2内配置了N型掺杂区ND3与ND4。漏极线831电性连接至漏极线831下方的N型掺杂区ND1与ND3。源极线833电性连接至源极线833下方的源极N型掺杂区ND2与ND4。栅极线832在P型井PW1与PW2上方，且位于N型掺杂区ND1与ND2之间，以及位于N型掺杂区ND3与ND4之间。

综上所述，由图9A可以知道，环绕在电路集中区域110的外围的第一半导体元件820(例如功率晶体管720)与第二半导体元件830(例如功率晶体管730)具有相当长的通道宽度，因此第一半导体元件820与第二半导体元件830可以即时且有效传输大量的电流。电路集中区域110的面积越大，则第一半导体元件820与第二半导体元件830的通道宽度越长，则传输电流的能力越好。因此，图9A所示电源集成电路的第一半导体元件820(例如功率晶体管720)与第二半导体元件830(例如功率晶体管730)可有效提升传输的电流量。另一方面，在图9A所示实施例中，面积最大的第一半导体元件820(例如功率晶体管720)与第二半导体元件830(例如功率晶体管730)配置于电路集中区域110的周围，使此第一半导体元件820与第二半导体元件830围绕于电路集中区域110(例如核心电路)，故可有效减少晶粒面积。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。