半导体器件的形成方法与流程

本发明涉及半导体制造技术领域，特别涉及一种半导体器件的形成方法。

背景技术：

目前，在半导体器件的制造工艺中，P型金属氧化物半导体(PMOS，P type Metal Oxide Semiconductor)管、N型金属氧化物半导体(NMOS，N type Metal Oxide Semiconductor)管、或者由PMOS管和NMOS管共同构成的互补型金属氧化物半导体(CMOS，Complementary Metal Oxide Semiconductor)管是构成芯片的主要器件。

随着半导体工艺节点不断减小，半导体器件的栅极的特征尺寸持续减小。为了满足半导体工艺节点不断减小的发展趋势，提出一种采用双重图形化(Double Patterning)法形成栅极的方法，主要包括：步骤S1、提供基底以及位于基底表面的多晶硅层，依次在所述多晶硅层表面形成初始硬掩膜层、以及位于初始硬掩膜层表面的第一光刻胶层，所述第一光刻胶层暴露出栅极长度方向上相邻两栅极之间的区域，其中，栅极长度方向指的是沿源极指向漏极的方向或沿漏极指向源极的方向；步骤S2、以所述第一光刻胶层为掩膜，对所述初始硬掩膜层进行第一图形化直至暴露出多晶硅层表面；然后，去除所述第一光刻胶层；步骤S3、在第一图形化后的初始硬掩膜层表面以及多晶硅层表面形成第二光刻胶层，所述第二光刻胶层暴露出栅极宽度方向上相邻两栅极之间的区域，其中，栅极宽度方向指的是垂直于栅极长度方向且与衬底表面平行的方向；步骤S4、以所述第二光刻胶层为掩膜，对所述第一图形化后的初始硬掩膜层进行第二图形化直至暴露出多晶硅层表面，获得位于多晶硅层表面的硬掩膜层；然后，去除所述第二光刻胶层；步骤S5、以所述硬掩膜层为掩膜，刻蚀所述多晶硅层直至暴露出基底表面，在所述基底表面形成栅极。

然而，现有技术中形成的半导体器件的电学性能和可靠性有待提高。

技术实现要素：

本发明解决的问题是提供一种半导体器件的形成方法，提高形成的栅极的质量，改善半导体器件的电学性能和可靠性。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供衬底、位于衬底表面的栅极膜以及位于栅极膜表面的初始掩膜层；在所述初始掩膜层表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀所述初始掩膜层形成若干分立的硬掩膜层，且所述硬掩膜层上以及栅极膜表面形成有聚合物杂质，所述聚合物杂质中含有硅离子和碳离子；采用灰化工艺去除所述图形化的光刻胶层，所述灰化工艺包括依次进行的第一灰化工艺和第二灰化工艺，其中，第一灰化工艺还适于去除聚合物杂质中的硅离子，所述第二灰化工艺还适于去除聚合物杂质中的碳离子；在进行所述灰化工艺之后，对所述硬掩膜层以及栅极膜进行湿法清洗处理；以所述硬掩膜层为掩膜刻蚀所述栅极膜，在所述衬底上形成若干分立的栅极；在所述栅极两侧的衬底内形成源区和漏区。

可选的，所述第一灰化工艺的灰化气体包括NF₃和O₂，所述第一灰化工艺具有第一灰化温度。

可选的，所述第一灰化工艺的工艺参数包括：NF₃流量为10sccm至1000sccm，O₂流量为0sccm至200sccm，腔室压强为0.1托至10托，功率为100瓦至3000瓦，灰化温度为25摄氏度至200摄氏度。

可选的，所述第二灰化工艺的灰化气体包括H₂，所述第二灰化工艺具有第二灰化温度，且所述第二灰化温度高于第一灰化温度。

可选的，所述第二灰化工艺的工艺参数包括：N₂流量为100sccm至2000sccm，H₂流量为10sccm至200sccm，腔室压强为0.1托至10托，功率为100瓦至3000瓦，灰化温度为250摄氏度至400摄氏度。

可选的，所述灰化工艺还包括：在所述第二灰化工艺之后依次进行的第三灰化工艺和第四灰化工艺，其中，第三灰化工艺的灰化气体包括NF₃，第四灰化工艺的灰化气体包括H₂。

可选的，所述第三灰化工艺的工艺参数包括：NF₃流量为10sccm至200sccm，腔室压强为2毫托至500毫托，源功率为100瓦至1000瓦，偏置 电压为0伏至200伏。

可选的，所述第四灰化工艺的工艺参数包括：H₂流量为10sccm至200sccm，腔室压强为2毫托至500毫托，源功率为100瓦至1000瓦，偏置电压为0伏至200伏。

可选的，在刻蚀所述初始掩膜层的过程中，还包括：采用CF₄和O₂进行原位灰化处理。

可选的，所述原位灰化处理的工艺参数包括：CF₄流量为10sccm至200sccm，O₂流量为0sccm至200sccm，腔室压强为2毫托至500毫托，源功率为100瓦至1000瓦，偏置电压为0伏至200伏。

可选的，所述初始掩膜层的材料包括氮化硅。

可选的，刻蚀所述初始掩膜层的工艺参数包括：CF₄流量为10sccm至200sccm，CH₃F流量为0sccm至200sccm，C₂F₂流量为0sccm至200sccm，O₂流量为0sccm至200sccm，腔室压强为2毫托至500毫托，源功率为100瓦至1000瓦，偏置电压为0伏至200伏。

可选的，所述湿法清洗处理采用的清洗液体包括氢氟酸溶液或臭氧溶液。

本发明还提供一种半导体器件的形成方法，包括：提供衬底、位于衬底表面的栅极膜以及位于栅极膜表面的初始掩膜层；在所述初始掩膜层表面形成第一光刻胶层，且第一光刻胶层的图形排列方向为第一方向；以所述第一光刻胶层为掩膜，刻蚀所述初始掩膜层形成若干分立的第一硬掩膜层，且所述第一硬掩膜层上以及栅极膜表面形成有聚合物杂质，所述聚合物杂质中含有硅离子和碳离子；采用灰化工艺去除所述第一光刻胶层，所述灰化工艺包括依次进行的第一灰化工艺和第二灰化工艺，其中，第一灰化工艺还适于去除聚合物杂质中的硅离子，所述第二灰化工艺还适于去除聚合物杂质中的碳离子；在进行所述灰化工艺之后，对所述第一硬掩膜层以及栅极膜进行湿法清洗处理；在所述第一硬掩膜层表面以及栅极膜表面形成第二光刻胶层，且所述第二光刻胶层的图形排列方向为第二方向，所述第二方向与第一方向相互垂直；以所述第二光刻胶层为掩膜层刻蚀所述第一硬掩膜层，在所述栅极膜表面形成若干分立的第二硬掩膜层；以所述第二硬掩膜层为掩膜刻蚀所述 栅极膜，在所述衬底上形成若干分立的栅极；在所述栅极两侧的衬底内形成源区和漏区，且源区指向漏区的方向与第一方向平行。

可选的，所述第一灰化工艺的灰化气体包括NF₃和O₂，所述第一灰化工艺具有第一灰化温度。

可选的，所述第二灰化工艺的灰化气体包括H₂，所述第二灰化工艺具有第二灰化温度，且所述第二灰化温度高于第一灰化温度。

可选的，所述第一灰化工艺的工艺参数包括：NF₃流量为10sccm至1000sccm，O₂流量为0sccm至200sccm，腔室压强为0.1托至10托，功率为100瓦至3000瓦，灰化温度为25摄氏度至200摄氏；所述第二灰化工艺的工艺参数包括：N₂流量为100sccm至2000sccm，H₂流量为10sccm至200sccm，腔室压强为0.1托至10托，功率为100瓦至3000瓦，灰化温度为250摄氏度至400摄氏度。

可选的，所述灰化工艺还包括：在所述第二灰化工艺之后依次进行的第三灰化工艺和第四灰化工艺，其中，第三灰化工艺的灰化气体包括NF₃，第四灰化工艺的灰化气体包括H₂。

可选的，所述第三灰化工艺的工艺参数包括：NF₃流量为10sccm至200sccm，腔室压强为2毫托至500毫托，源功率为100瓦至1000瓦，偏置电压为0伏至200伏；所述第四灰化工艺的工艺参数包括：H₂流量为10sccm至200sccm，腔室压强为2毫托至500毫托，源功率为100瓦至1000瓦，偏置电压为0伏至200伏。

可选的，在刻蚀所述初始掩膜层形成若干分立的第一硬掩膜层的过程中，还包括：采用CF₄和O₂进行原位灰化处理。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供的半导体器件形成方法的技术方案中，刻蚀初始掩膜层形成若干分立的硬掩膜层，且所述硬掩膜层上以及栅极膜表面形成有聚合物杂质，所述聚合物杂质中含有硅离子和碳离子；接着采用灰化工艺去除所述图形化的光刻胶层，所述灰化工艺包括依次进行的第一灰化工艺和第二灰化工艺，其中，第一灰化工艺还适于去除聚合物杂质中的硅离子，所述第二灰化工艺 还适于去除聚合物杂质中的碳离子；在灰化工艺之后，对所述硬掩膜层以及栅极膜进行湿法清洗处理。本发明在灰化去除图形化的光刻胶层的同时，去除所述聚合物杂质中的硅离子和碳离子，无需额外提供去除聚合物杂质中硅离子和碳离子的工艺，提高了半导体生产效率。并且，本发明避免了聚合物杂质中的硅离子在灰化去除光刻胶层过程中被氧化，从而使得聚合物杂质中的硅离子易被去除；同时，由于硬掩膜层上的聚合物杂质被去除，从而提高了硬掩膜层的图形形貌，从而使得形成的栅极形貌良好，形成的栅极长度符合预期目标，从而改善半导体器件的电学性能和可靠性。

进一步，本发明中第一灰化工艺的灰化气体包括NF₃和O₂，其中在O₂的作用下能够去除图形化的光刻胶层，在NF₃的作用下能够去除聚合物杂质中的硅离子；且O₂的流量为0sccm至200sccm，第一灰化工艺的灰化温度为25摄氏度至200摄氏度，所述第一灰化工艺具有较小的O₂流量以及较低的灰化温度，从而在去除图形化的光刻胶层的同时，防止聚合物杂质中硅离子被氧化。

进一步，本发明中第二灰化工艺的灰化气体包括H₂，在H₂的作用下能够去除聚合物杂质中的碳离子，还能够去除图形化的光刻胶层；且第二灰化工艺的灰化温度为250摄氏度至400摄氏度，所述第二灰化工艺具有较高的灰化温度，使得第二灰化工艺对栅极膜造成的损伤小，且去除聚合物杂质中的碳离子的能力高。

更进一步，本发明在刻蚀初始掩膜层的过程中，还包括步骤：采用O₂和CF₄进行原位灰化处理。所述原位灰化处理中能够在一定程度上将刻蚀反应副产物中的硅离子转化为易被带离出腔室的材料，从而减小聚合物杂质中硅离子的含量，以降低灰化工艺去除聚合物杂质中硅离子的难度；所述原位灰化处理还能够使图形化的光刻胶层的材料发生变化，从而使得后续去除图形化的光刻胶层的灰化工艺难度降低。

本发明还提供一种半导体器件的形成方法的技术方案，采用双重图形化法定义出栅极的图形，具体的，包括：在初始掩膜层表面形成第一光刻胶层，且第一光刻胶层的图形排列方向为第一方向；以第一光刻胶层为掩膜，刻蚀所述初始掩膜层形成若干分立的第一硬掩膜层，且第一硬掩膜层上以及栅极 膜表面形成有聚合物杂质，所述聚合物杂质中含有硅离子和碳离子；采用灰化工艺去除所述第一光刻胶层，所述灰化工艺包括依次进行的第一灰化工艺和第二灰化工艺，其中，第一灰化工艺还适于去除聚合物杂质中的硅离子，所述第二灰化工艺还适于去除聚合物杂质中的碳离子；在进行灰化工艺之后，对第一硬掩膜层以及栅极膜进行湿法清洗处理。本发明在灰化去除第一光刻胶层的同时，去除所述聚合物杂质中的硅离子和碳离子，无需额外提供去除聚合物杂质中硅离子和碳离子的工艺，提高了半导体生产效率。

并且，本发明避免聚合物杂质中的硅离子在灰化去除第一光刻胶层过程中被氧化，从而使得聚合物杂质中硅离子易被去除。同时，本发明中第一方向为待形成的栅极长度方向，即第一硬掩膜层定义出待形成的栅极长度，由于第一硬掩膜层上的聚合物杂质被去除，提高第一硬掩膜层的图形形貌，在所述第一硬掩膜层基础上形成的第二硬掩膜层也具有良好的图形形貌，进而使得形成的栅极长度符合预期目标，从而改善半导体器件的电学性能和可靠性。

附图说明

图1至图7为本发明一实施例提供的半导体器件形成过程的剖面结构示意图；

图8至图20为本发明另一实施例提供的半导体器件形成过程的结构示意图。

具体实施方式

由背景技术可知，现有技术形成的半导体器件的电学性能有待提高。

经研究发现，在对初始硬掩膜层进行第一图形化的过程中，第一图形化采用的刻蚀气体与初始硬掩膜层的材料发生化学反应形成反应副产物，所述刻蚀气体还会与第一光刻胶层的材料发生化学反应形成反应副产物，一部分反应副产物会随着刻蚀气体的流动被带离刻蚀腔室，还有一部分反应副产物在自身重力作用下掉落附着在第一图形化后的硬掩膜层上，使得第一图形化后的硬掩膜层上、以及第一图形化后的硬掩膜层周围的多晶硅层上形成有聚合物杂质。而由于第一图形化后的硬掩膜层定义栅极的长度，若第一图形化 后的硬掩膜层上及其周围的多晶硅层上形成有聚合物杂质，所述聚合物杂质将会影响最终形成的栅极长度，使得半导体器件的栅极长度出现偏差，造成半导体器件的电学性能差。

进一步研究发现，在对初始硬掩膜层进行第一图形化的过程中，所述第一图形化工艺采用的刻蚀气体为CH₃F和O₂的混合气体或者CH₂F₂和O₂的混合气体，混合气体中氟离子的比例较低，使得前述聚合物杂质中不仅含有碳离子还含有硅离子。

通常采用含有O₂的灰化工艺去除第一光刻胶层，在O₂的作用下聚合物杂质中的硅离子易被转化为二氧化硅，而聚合物杂质中的二氧化硅难以被去除，从而造成形成的栅极长度偏差问题更严重。

为解决上述问题，本发明提供一种半导体器件的形成方法，刻蚀初始掩膜层形成若干分立的硬掩膜层，且所述硬掩膜层上以及栅极膜表面形成有聚合物杂质，所述聚合物杂质中含有硅离子和碳离子；接着采用灰化工艺去除所述图形化的光刻胶层，所述灰化工艺包括依次进行的第一灰化工艺和第二灰化工艺，其中，第一灰化工艺还适于去除聚合物杂质中的硅离子，所述第二灰化工艺还适于去除聚合物杂质中的碳离子；在灰化工艺之后，对所述硬掩膜层以及栅极膜进行湿法清洗处理。本发明在灰化去除图形化的光刻胶层的同时，去除所述聚合物杂质中的硅离子和碳离子，提高半导体生产效率；并且，本发明避免了聚合物杂质中的硅离子在灰化去除光刻胶层过程中被氧化，从而使得聚合物杂质中的硅离子易被去除，提高了硬掩膜层的图形形貌，从而使得形成的栅极形貌良好，形成的栅极长度符合预期目标，从而改善半导体器件的电学性能和可靠性。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图7为本发明一实施例提供的半导体器件形成过程的剖面结构示意图。

参考图1，提供衬底100、位于衬底100上的栅极膜102以及位于栅极膜102表面的初始掩膜层103。

所述衬底100的材料为硅、锗、锗化硅、砷化镓或镓化铟；所述衬底100还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。本实施例中，所述衬底100的材料为硅。

后续图形化所述栅极膜102以形成位于衬底100上的栅极。在一个实施例中，所述栅极能够为伪栅极(dummy gate)，所述栅极替半导体器件的实际栅极占据空间位置，后续在去除所述栅极之后形成半导体器件的实际栅极。在另一实施例中，所述栅极还能够为半导体器件的实际栅极。

所述栅极膜102的材料为多晶硅或非晶碳，采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述栅极膜102。本实施例中，所述栅极膜102的材料为多晶硅，采用化学气相沉积工艺形成所述栅极膜102。

本实施例中，在所述衬底100与栅极膜102之间还形成有栅介质膜101，后续图形化所述栅介质膜101从而形成位于衬底100表面的栅介质层。

所述栅介质膜101的材料为氧化硅或氮氧化硅，采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述栅介质膜101。本实施例中，所述栅介质膜101的材料为氧化硅。在其他实施例中，所述栅介质膜的材料还能够为高k介质材料，高k介质材料指的是相对介电常数大于氧化硅相对介电常数的材料。

后续图形化所述初始掩膜层103以定义出待形成的栅极的位置和尺寸。所述初始掩膜层103的材料包括氮化硅。本实施例中，所述初始掩膜层103为氮化硅层的单层结构，所述初始掩膜层103的厚度为10埃至500埃。在其他实施例中，所述初始掩膜层还能够为氧化硅层以及位于氧化硅层表面的氮化硅层的叠层结构。

参考图2，在所述初始掩膜层103表面形成图形化的光刻胶层104。

本实施例中，所述图形化的光刻胶层104定义出待形成的栅极的位置和尺寸。

形成所述图形化的光刻胶层104的工艺步骤包括：在所述初始掩膜层103表面涂覆光刻胶膜；对所述光刻胶膜进行曝光处理以及显影处理，形成位于初始掩膜层103表面的图形化的光刻胶层104。

在形成所述图形化的光刻胶层之前，还能够在所述初始掩膜层表面形成底部抗反射涂层。

参考图3，以所述图形化的光刻胶层104为掩膜刻蚀所述初始掩膜层103(参考图2)，在所述衬底100上形成若干分立的硬掩膜层105。

本实施例中，采用干法刻蚀工艺刻蚀所述初始掩膜层103形成所述硬掩膜层105。

在采用干法刻蚀工艺刻蚀初始掩膜层103的过程中，刻蚀气体与图形化的光刻胶层104发生反应形成反应副产物，刻蚀气体还会与初始掩膜层103的材料发生反应形成反应副产物；部分反应副产物随着刻蚀气体的流动而被带出刻蚀腔室，还有一部分反应副产物在自身重力作用下掉落附着在硬掩膜层105上，具体的，反应副产物附着在硬掩膜层105的侧壁表面，所述反应副产物还附着在硬掩膜层105周围的栅极膜102表面，从而在硬掩膜层105上形成聚合物杂质，且还在硬掩膜层105周围的栅极膜102上形成聚合物杂质。

由于初始掩膜层103的材料为氮化硅，且图形化的光刻胶层104中含有硅离子，使得所述聚合物杂质中含有硅离子。且由于刻蚀气体和图形化的光刻胶层104中含有碳原子，使得所述聚合物杂质中还含有碳离子。

并且，为了提高干法刻蚀工艺对初始硬掩膜层103的刻蚀速率，提高硬掩膜层105的形貌质量，采用CH₃F和O₂的混合气体或者CH₂F₂和O₂的混合气体对初始硬掩膜层103进行刻蚀。由于CH₃F气体中C原子和F原子的原子比例大，因此刻蚀初始硬掩膜层103的刻蚀气体中F原子含量较小，使得聚合物杂质中硅离子含量较高。同样的，CH₂F₂气体中C原子和F原子的原子比例大，因此刻蚀初始硬掩膜层103的刻蚀气体中F原子含量较小，使得聚合物杂质中硅离子含量较高。

在一个具体实施例中，采用干法刻蚀工艺刻蚀所述初始掩膜层103的工艺参数包括：CF₄流量为10sccm至200sccm，CH₃F流量为0sccm至200sccm，C₂F₂流量为0sccm至200sccm，O₂流量为0sccm至200sccm，腔室压强为2毫托至500毫托，源功率为100瓦至1000瓦，偏置电压为0伏至200伏。

若后续直接采用O₂对图形化的光刻胶层104进行灰化处理，则在O₂的作用下聚合物杂质中的硅离子将转化为氧化硅，造成聚合物杂质中的硅离子难以被去除。

本实施例中，在刻蚀所述初始掩膜层103的过程中，还包括步骤：进行原位灰化(in-situ ash)处理。所述原位灰化处理能够在一定程度上将反应副产物中的硅离子转化为易被带离腔室的材料，从而减少聚合物杂质中硅离子的含量，以降低后续去除聚合物杂质中硅离子的难度；所述原位灰化处理还能够使图形化的光刻胶层104的材料发生变化，从而使得后续去除图形化的光刻胶层104的灰化工艺难度降低。

所述原位灰化处理采用的气体包括O₂和CF₄。所述O₂的含量不宜过高，否则聚合物杂质中氧化硅的含量将增加。为了尽量的减少聚合物杂质中硅离子的含量，降低后续去除图形化的光刻胶层104灰化工艺的难度，且避免聚合物杂质中硅离子被氧化，本实施例中，所述原位灰化处理的工艺参数包括：CF₄流量为10sccm至200sccm，O₂流量为0sccm至200sccm，腔室压强为2毫托至500毫托，源功率为100瓦至1000瓦，偏置电压为0伏至200伏。

参考图4，采用灰化工艺去除所述图形化的光刻胶层104(参考图3)。

本实施例中，所述灰化工艺包括依次进行的第一灰化工艺和第二灰化工艺，其中，第一灰化工艺还适于去除聚合物杂质中的硅离子，第二灰化工艺还适于去除聚合物杂质中的碳离子。

所述第一灰化工艺的灰化气体包括NF₃和O₂，所述第一灰化工艺具有第一灰化温度。所述第二灰化工艺的灰化气体包括H₂，所述第二灰化工艺具有第二灰化温度，且所述第二灰化温度高于第一灰化温度。

本实施例中，所述第一灰化温度为25摄氏度至200摄氏度；所述第二灰化温度为250摄氏度至400摄氏度。

所述第一灰化工艺的灰化气体包括NF₃，在NF₃的作用下能够使聚合物杂质中的硅离子被去除。第一灰化工艺的灰化气体还包括O₂，在O₂的作用下能够有效的使图形化的光刻胶层104被去除。为了防止O₂对聚合物杂质中的硅离子造成氧化，所述第一灰化工艺的第一灰化温度较低。

本实施例中，所述第一灰化工艺的工艺参数包括：NF₃流量为10sccm至1000sccm，O₂流量为0sccm至200sccm，腔室压强为0.1托至10托，功率为100瓦至3000瓦，灰化温度为25摄氏度至200摄氏度。

所述第二灰化工艺的灰化气体包括H₂，在H₂的作用下能够使聚合物杂质中的碳离子被去除。为了防止H₂对栅极膜102造成刻蚀损伤，所述第二灰化工艺的第二灰化温度较高。且在较高的第二灰化温度作用下，H₂去除图形化的光刻胶层104的能力较强。

本实施例中，所述第二灰化工艺的工艺参数包括：N₂流量为100sccm至2000sccm，H₂流量为10sccm至200sccm，腔室压强为0.1托至10托，功率为100瓦至3000瓦，灰化温度为250摄氏度至400摄氏度。

本实施例中，为了进一步提高去除聚合物杂质中硅离子和碳离子的能力，进一步减少聚合物杂质中硅离子和碳离子含量，降低后续湿法清洗处理去除聚合物杂质的工艺难度，所述灰化工艺还包括：在所述第二灰化工艺之后一次进行的第三灰化工艺和第四灰化工艺，其中，第三灰化工艺的灰化气体包括NF₃，第四灰化工艺的灰化气体包括H₂。

所述第三灰化工艺适于进一步去除聚合物杂质中的硅离子。本实施例中，所述第三灰化工艺的工艺参数包括：NF₃流量为10sccm至200sccm，腔室压强为2毫托至500毫托，源功率为100瓦至1000瓦，偏置电压为0伏至200伏。

所述第四灰化工艺适于进一步去除聚合物杂质中的碳离子。本实施例中，所述第四灰化工艺的工艺参数包括：H₂流量为10sccm至200sccm，腔室压强为2毫托至500毫托，源功率为100瓦至1000瓦，偏置电压为0伏至200伏。

本实施例中，采用灰化工艺在去除图形化的光刻胶层104的同时，还去除聚合物杂质中的硅离子和碳离子，防止聚合物杂质中的硅离子转化为氧化硅，从而使得后续湿法清洗处理去除聚合物杂质的难度降低。

而现有技术中，采用O₂对图形化的光刻胶层进行灰化工艺，在所述灰化工艺的同时聚合物杂质中的硅离子转化为氧化硅，后续的湿法清洗处理难以去除聚合物杂质中的氧化硅。

参考图5，在进行所述灰化工艺之后，对所述硬掩膜层105以及衬底100进行湿法清洗处理106。

所述湿法清洗处理106适于进一步去除所述聚合物杂质。

由于前述灰化工艺去除了聚合物杂质中的硅离子和碳离子，且避免了将聚合物杂质中的硅离子转化为氧化硅，因此本实施例中，所述湿法清洗处理106去除聚合物杂质的工艺难度低，能够将硬掩膜层105上以及硬掩膜层105周围的栅极膜102表面的聚合物杂质完全去除，从而使得后续形成的栅极图形形貌优良。

本实施例中，所述湿法清洗处理106采用的清洗液体包括氢氟酸溶液或臭氧溶液，氢氟酸溶液或臭氧溶液去除聚合物杂质的能力强。

参考图6，以所述硬掩膜层105(参考图5)为掩膜刻蚀所述栅极膜102(参考图4)，在所述衬底100上形成若干分立的栅极112。

本实施例中，在以所述硬掩膜层105为掩膜刻蚀所述栅极膜102之后，还以所述硬掩膜层105为掩膜刻蚀所述栅介质膜101，形成位于衬底100表面的若干分立的栅介质层111，且所述栅极112位于栅介质层111顶部表面。

由于硬掩膜层105上以及硬掩膜层105周围的栅极膜102表面的聚合物杂质被完全去除，所述硬掩膜层105侧壁形貌良好，因此以所述硬掩膜层105为掩膜，刻蚀所述栅极膜102形成的栅极112图形形貌良好；同样的，以所述硬掩膜层105为掩膜，刻蚀所述栅介质膜101形成的栅介质层111图形形貌良好。因此，本实施例中形成的半导体器件的电学性能和可靠性得到提高。

在形成所述栅极112之后，去除所述硬掩膜层105。

参考图7，在所述栅极112两侧的衬底100内形成源区107和漏区108。

本实施例中，采用离子注入工艺形成所述源区107和漏区108，所述源区107和漏区108的位置能够互换。

在一个实施例中，形成的半导体器件为NMOS器件时，所述源区107和漏区108的掺杂离子为N型离子，例如为P、As或Sb。在另一实施例中，形成的半导体器件为PMOS器件时，所述源区107和漏区108的掺杂离子为P 型离子，例如为B、Ga或In。

由于本实施例中栅极112的图形形貌良好，使得源区107和漏区108之间的距离符合预定目标，位于衬底100内的沟道区的长度符合预定目标，从而使得半导体器件的电学性能和可靠性得到提高。

本实施例以所述栅极112为半导体器件的实际栅极为例。在其他实施例中，当所述栅极为伪栅极时，还包括步骤：去除所述栅极；在所述栅极占据的位置重新形成半导体器件的实际栅极。

图8至图20为本发明另一实施例提供的半导体器件形成过程的结构示意图。

本实施例与前一实施例不同之处在于，本实施例采用双重图形化法定义栅极图形，满足半导体器件小型化微型化的发展趋势。

参考图8至图10，图8为立体结构示意图，图9为图8沿AA1切割线切割的剖面结构示意图，图10为图8沿BB1切割线切割的剖面结构示意图，其中，AA1切割线与BB1切割线相互垂直，提供衬底200、位于衬底200表面的栅极膜202以及位于栅极膜202表面的初始掩膜层203；在所述初始掩膜层203表面形成第一光刻胶层204，且第一光刻胶层204的图形排列方向为第一方向。

本实施例中，在所述衬底200以及栅极膜202之间还形成有栅介质膜201。有关衬底200、栅介质膜201以及栅极膜202的描述可参考前述实施例的说明，在此不再赘述。

本实施例中，所述初始掩膜层203为氮化硅层的单层结构。在其他实施例中，所述初始掩膜层还能够为氧化硅层以及位于氧化硅层表面的氮化硅层的叠层结构。

所述第一方向与AA1切割线相互平行。本实施例中，所述第一光刻胶层204定义出后续形成的栅极的长度，也可以认为，所述第一光刻胶层204定义出后续在衬底200内形成的沟道区的长度，即，第一光刻胶层204定义出后续形成的同一栅极结构对应的源区与漏区之间的距离。

参考图11至图12，图11为在图9基础上的示意图，图12为在图10基础上的示意图，以所述第一光刻胶层204为掩膜，刻蚀所述初始掩膜层203(分别参考图9及图10)形成若干分立的第一硬掩膜层213，且所述第一硬掩膜层213上以及栅极膜202上形成有聚合物杂质，所述聚合物杂质中含有硅离子和碳离子。

本实施例中，采用干法刻蚀工艺刻蚀所述初始掩膜层203。有关干法刻蚀工艺的描述可参考前述实施例的说明，在此不再赘述。

在刻蚀所述初始掩膜层203形成若干分立的第一硬掩膜层213的过程中，还包括步骤：采用O₂和CF₄进行原位灰化处理。所述原位灰化处理能够在一定程度上将反应副产物中的硅离子转化为易被带离腔室的材料，从而减小聚合物杂质中硅离子的含量，以降低后续去除聚合物杂质中硅离子的难度；所述原位灰化处理还能够使第一光刻胶层204的材料发生变化，从而使得后续去除第一光刻胶层204的灰化工艺难度降低。

所述原位灰化处理采用的气体包括O₂和CF₄。本实施例中，所述原位灰化处理的工艺参数包括：CF₄流量为10sccm至200sccm，O₂流量为0sccm至200sccm，腔室压强为2毫托至500毫托，源功率为100瓦至1000瓦，偏置电压为0伏至200伏。

参考图13至图14，采用灰化工艺去除所述第一光刻胶层204(参考图11至图12)，所述灰化工艺包括依次进行的第一灰化工艺和第二灰化工艺，其中，第一灰化工艺还适于去除聚合物杂质中的硅离子，第二灰化工艺还适于去除聚合物杂质中的碳离子。

由于第一硬掩膜层213定义沟道区的长度(或者为栅极的长度)，所述沟道区的长度(或者为栅极的长度)影响着半导体器件的电学性能和可靠性。若第一硬掩膜层204侧壁表面以及第一硬掩膜层204周围的栅极膜202表面具有聚合物杂质，则后续在第一硬掩膜层204基础上形成的第二硬掩膜层上仍将具有聚合物杂质，当第二硬掩膜层影响沟道区长度的侧壁表面具有聚合物杂质时，以所述第二硬掩膜层为掩膜刻蚀栅极膜202形成的栅极长度将偏离预定目标，导致沟道区的长度出现偏差。

为此，本实施例中，在去除第一光刻胶层204的同时，去除所述聚合物杂质中的硅离子和碳离子。

并且，本实施例中，在形成第二硬掩膜层之前去除所述聚合物杂质，还能够避免在后续的工艺过程中聚合物杂质的材料发生变化，从而防止去除聚合物杂质的工艺难度增加。

本实施例中，所述灰化工艺包括依次进行的第一灰化工艺和第二灰化工艺，其中，第一灰化工艺还适于去除聚合物杂质中的硅离子，第二灰化工艺还适于去除聚合物杂质中的碳离子。

所述第一灰化工艺的灰化气体包括NF₃和O₂，所述第一灰化工艺具有第一灰化温度。所述第二灰化工艺的灰化气体包括H₂，所述第二灰化工艺具有第二灰化温度，且所述第二灰化温度高于第一灰化温度。

本实施例中，所述第一灰化温度为25摄氏度至200摄氏度；所述第二灰化温度为250摄氏度至400摄氏度。

所述第一灰化工艺的灰化气体包括NF₃，在NF₃的作用下能够使聚合物杂质中的硅离子被去除。第一灰化工艺的灰化气体还包括O₂，在O₂的作用下能够有效的使第一光刻胶层204被去除。为了防止O₂对聚合物杂质中的硅离子造成氧化，所述第一灰化工艺的第一灰化温度较低。

本实施例中，所述第一灰化工艺的工艺参数包括：NF₃流量为10sccm至1000sccm，O₂流量为0sccm至200sccm，腔室压强为0.1托至10托，功率为100瓦至3000瓦，灰化温度为25摄氏度至200摄氏度。

所述第二灰化工艺的灰化气体包括H₂，在H₂的作用下能够使聚合物杂质中的碳离子被去除。为了防止H₂对栅极膜202造成刻蚀损伤，所述第二灰化工艺的第二灰化温度较高。且在较高的第二灰化温度作用下，H₂去除第一光刻胶层104的能力较强。

本实施例中，所述第二灰化工艺的工艺参数包括：N₂流量为100sccm至2000sccm，H₂流量为10sccm至200sccm，腔室压强为0.1托至10托，功率为100瓦至3000瓦，灰化温度为250摄氏度至400摄氏度。

本实施例中，为了进一步提高去除聚合物杂质中硅离子和碳离子的能力，进一步减少聚合物杂质中硅离子和碳离子含量，降低后续湿法清洗处理去除聚合物杂质的工艺难度，所述灰化工艺还包括：在所述第二灰化工艺之后一次进行的第三灰化工艺和第四灰化工艺，其中，第三灰化工艺的灰化气体包括NF₃，第四灰化工艺的灰化气体包括H₂。

所述第三灰化工艺适于进一步去除聚合物杂质中的硅离子。本实施例中，所述第三灰化工艺的工艺参数包括：NF₃流量为10sccm至200sccm，腔室压强为2毫托至500毫托，源功率为100瓦至1000瓦，偏置电压为0伏至200伏。

所述第四灰化工艺适于进一步去除聚合物杂质中的碳离子。本实施例中，所述第四灰化工艺的工艺参数包括：H₂流量为10sccm至200sccm，腔室压强为2毫托至500毫托，源功率为100瓦至1000瓦，偏置电压为0伏至200伏。

本实施例中，采用灰化工艺在去除第一光刻胶层204的同时，还去除聚合物杂质中的硅离子和碳离子，防止聚合物杂质中的硅离子转化为氧化硅，从而使得后续湿法清洗处理去除聚合物杂质的难度降低。

而现有技术中，采用O₂对图形化的光刻胶层进行灰化工艺，在所述灰化工艺的同时聚合物杂质中的硅离子转化为氧化硅，后续的湿法清洗处理难以去除聚合物杂质中的氧化硅。

在进行所述灰化工艺之后，对所述第一硬掩膜层204以及栅极膜202进行湿法清洗处理，所述湿法清洗处理能够进一步去除聚合物杂质。所述湿法清洗处理采用的清洗液体包括氢氟酸溶液或臭氧溶液。

参考图15至图16，在所述第一硬掩膜层213表面以及栅极膜202表面形成第二光刻胶层205，且所述第二光刻胶层205的图形排列方向为第二方向，所述第二方向与第一方向相互垂直。

所述第二光刻胶层205定义出后续形成的栅极头部(head)的位置，所述第二光刻胶层205还定义出后续形成的栅极相邻头部之间(head to head)的距离。

参考图17至图18，以所述第二光刻胶层205(参考图15至图16)为掩 膜刻蚀所述第一硬掩膜层213(参考图15至图16)，在所述栅极膜202表面形成若干分立的第二硬掩膜层223。

所述第二掩膜层223定义出栅极的位置和尺寸。本实施例中，采用干法刻蚀工艺刻蚀所述第一硬掩膜层213。

在刻蚀所述第一硬掩膜层213形成第二硬掩膜层223的过程中，也会在第二硬掩膜层223侧壁表面附着杂质。然而由于前述去除了第一硬掩膜层213侧壁表面的聚合物杂质，使得第二硬掩膜层223中定义栅极长度的侧壁表面的聚合物杂质含量很少甚至为零，因此后续形成的栅极长度符合预定目标。

并且，前述去除了第一硬掩膜层213侧壁表面的聚合物杂质，杜绝了所述聚合物杂质中硅离子转化为难以去除的氧化硅的可能性，从而避免在第二硬掩膜层223中定义栅极长度的侧壁表面形成难以去除的聚合物杂质。

本实施例中，为了去除刻蚀第一硬掩膜层213过程中产生的杂质，对第二硬掩膜层223以及栅极膜202进行刻蚀后处理以及湿法清洗处理，以去除所述杂质。

在形成所述第二硬掩膜层223之后，还包括步骤：去除所述第二光刻胶层205。

参考图19至图20，以所述第二硬掩膜层223(参考图17至图18)为掩膜刻蚀所述栅极膜202(参考图17至图18)，在所述衬底200上形成若干分立的栅极212。

本实施例中，采用干法刻蚀工艺刻蚀所述栅极膜202，还刻蚀所述栅介质膜201形成位于衬底200表面的栅介质层211，所述栅极212位于栅介质层211顶部表面。

由于本实施例中第二硬掩膜层223中定义栅极212长度的侧壁表面形貌良好，使得相应形成的栅极212侧壁具有良好的形貌，形成的栅极212的长度符合预定目标，位于衬底200内的沟道区的长度符合预定目标，从而改善半导体器件的电学性能和可靠性。

还包括步骤：在所述栅极212两侧的衬底200内形成源区和漏区，且所 述源区指向漏区的方向与第一方向平行。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。