相关申请的交叉引用本申请与于2015年3月16日提交的且标题为“SEMICONDUCTORDEVICESTRUCTUREANDMETHODFORFORMINGTHESAME”的共同代决和共同转让的美国专利申请第14658,525号，其全部内容结合于此作为参考。技术领域本发明涉及半导体器件结构及其形成方法。
背景技术：
半导体集成电路(IC)产业经历了快速发展。IC材料和设计中的技术进步已经产生了数代的IC。每代IC都具有比上一代IC更小和更复杂的电路。然而，这些进步增加了加工和生产IC的复杂度在IC发展工艺中，功能密度(即，每一芯片面积上互连器件的数量)通常已经增加而几何尺寸(即，使用制造工艺可以制造的最小的组件(或线))却已减小。通常这种按比例缩小工艺通过提高生产效率和降低相关成本而带来益处。然而，由于部件尺寸继续减小，制造工艺继续变得难以实施。因此，形成越来越小尺寸的可靠的半导体器件是一种挑战。
技术实现要素：
为了解决现有技术中的问题，根据本发明的一些实施例，提供了一种半导体器件结构，包括：衬底；第一介电层，位于所述衬底上方；第二介电层，位于所述第一介电层上方，其中，所述第一介电层和所述第二介电层由不同的材料制成；以及导电通孔结构，穿过所述第一介电层并且穿透到所述第二介电层内，其中，所述导电通孔结构具有第一部分和第二部分，所述第一部分和所述第二部分分别位于所述第一介电层和所述第二介电层中，所述第一部分具有面向所述衬底的第一端部，并且所述第一端部的第一宽度大于所述第二部分的第二宽度。根据本发明的另一些实施例，提供了一种半导体器件结构，包括：衬底；第一介电层，位于所述衬底上方；第二介电层，位于所述第一介电层上方，其中，所述第一介电层和所述第二介电层由不同的材料制成；以及导电通孔结构，穿过所述第一介电层并且穿透到所述第二介电层内，其中，所述导电通孔结构具有第一部分和第二部分，所述第一部分和所述第二部分分别位于所述第一介电层和所述第二介电层中，并且所述第一部分的第一宽度在从所述第二介电层至所述衬底的方向上连续地增加。根据本发明的又一些实施例，提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成第一介电层；在所述第一介电层上方形成第二介电层，其中，所述第一介电层和所述第二介电层由不同的材料制成；在所述第一介电层中形成通孔并且在所述第二介电层中形成孔，其中，所述通孔连接至所述孔，所述通孔具有第一端开口和第二端开口，所述第一端开口面向所述衬底，所述第二端开口面向所述孔，所述第一端开口的第一宽度大于所述第二端开口的第二宽度；以及在所述通孔和所述孔中形成导电通孔结构。附图说明当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1A至图1H是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。图2A至图2C是根据一些实施例的分别在图1A至图1B和图1H中的结构的顶视图。图3是根据一些实施例的半导体器件结构的截面图。图4是根据一些实施例的半导体器件结构的截面图。具体实施方式以下公开内容提供了许多用于实现所提供的主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，本文可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。应当理解，在该方法之前、期间和之后可以提供额外的操作，并且对于该方法的其他实施例，可以替代或消除描述的一些操作。图1A至图1H是根据一些实施例的用于形成半导体器件结构100的工艺的各个阶段的截面图。图2A至图2C是根据一些实施例的分别在图1A至图1B和图1H中的结构的顶视图。图1A至图1B和图1H是根据一些实施例的示出了分别沿着图2A至图2C中的剖面线1A-1A’、1B-1B’、1H-1H’截取的结构的截面图。如图1A所示，根据一些实施例，提供衬底110。衬底110可以是诸如硅晶圆的半导体晶圆。可选地或者额外地，衬底110可以包括元素半导体材料、化合物半导体材料和/或合金半导体材料。元素半导体材料的实例可以是但不限于晶体硅、多晶硅、非晶硅、锗和/或钻石。化合物半导体材料的实例可以是但不限于碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟。合金半导体材料的实例可以是但不限于SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP。如图1A所示，根据一些实施例，在半导体衬底110中形成隔离结构111。根据一些实施例，隔离结构111围绕半导体衬底110的器件区。根据一些实施例，隔离结构111配置为限定并且电隔离在半导体衬底110中形成的各种器件元件(未示出)。元件的实例可以包括但不限于晶体管、二极管和/或其他适用的元件。晶体管的实例可以包括但不限于金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高电压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(PFET/NFET)等。实施诸如沉积、蚀刻、注入、光刻、退火和/或其他适用的工艺的多种工艺以形成器件元件。如图1A所示，根据一些实施例，在半导体衬底110和隔离结构111上方形成介电层120。根据一些实施例，介电层120包括介电材料。介质材料的实例可以包括但不限于氧化物、SiO2、硼磷硅酸盐玻璃(BPSG)、旋涂玻璃(SOG)、未掺杂的硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、高密度等离子体(HDP)氧化物或等离子体增强的正硅酸乙酯(PETEOS)。介电层120可以包括由诸如低介电常数或极低介电常数(ELK)材料的多种介电材料制成的多层。可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、旋涂或另一适用的工艺形成介电层120。如图1A所示，根据一些实施例，在介电层120中形成沟槽122。根据一些实施例，使用光刻工艺和蚀刻工艺形成沟槽122。如图1A所示，根据一些实施例，在沟槽122中形成阻挡层132。根据一些实施例，阻挡层132共形地覆盖沟槽122的内壁122a和底面122b。根据一些实施例，阻挡层132配置为防止形成在沟槽122中的金属材料扩散至介电层120内。阻挡层132包括钽或另一合适的材料。根据一些实施例，使用物理汽相沉积工艺形成阻挡层132。如图1A所示，根据一些实施例，在阻挡层132上方形成晶种层134。晶种层134包括铜(Cu)和锰(Mn)或其他合适的材料。根据一些实施例，使用物理汽相沉积工艺形成晶种层134。如图1A所示，根据一些实施例，在沟槽122中且在晶种层134上方形成导电线136。导电线136包括铝(Al)、铜(Cu)或另一合适的材料。根据一些实施例，使用镀工艺形成导电线136。如图1A所示，根据一些实施例，在介电层120、阻挡层132、晶种层134和导电线136上方形成介电层140。根据一些实施例，介电层140配置为防止导电线136的金属材料扩散到形成在其上方的介电层内。根据一些实施例，介电层140包括介电材料。介电层140包括碳化硅、氮化硅或另一合适的介电材料。根据一些实施例，介电层120和140由不同的材料制成。介电层140可以包括由不同的介电材料制成的多层。可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、旋涂或另一适用的工艺形成介电层140。如图1A所示，根据一些实施例，在介电层140上方形成粘合层150。粘合层150配置为将介电层140粘附至位于介电层140上的另一介电层。粘合层150包括正硅酸乙酯(TEOS)或另一合适的材料。在一些其他实施例中，没有形成粘合层150。如图1A所示，根据一些实施例，在粘合层150上方形成介电层160。根据一些实施例，介电层160和140由不同的材料制成，从而使得介电层160和140可以在随后的蚀刻工艺中具有蚀刻选择性。根据一些实施例，介电层160和140和粘合层150是由不同的材料制成的。根据一些实施例，介电层160包括介电材料。介电材料的实例可以包括但不限于氧化物、SiO2、硼磷硅酸盐玻璃(BPSG)、旋涂玻璃(SOG)、未掺杂的硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、高密度等离子体(HDP)氧化物或等离子体增强的正硅酸乙酯(PETEOS)。介电层160可以包括由诸如低介电常数或极低介电常数(ELK)材料的多种介电材料制成的多层。可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、旋涂或另一适用的工艺形成介电层120。如图1A所示，根据一些实施例，在介电层160上方形成蚀刻停止层170。蚀刻停止层170包括氮化硅，氧化硅，或其他合适的材料。根据一些实施例，使用化学汽相沉积工艺形成蚀刻停止层170。如图1A所示，根据一些实施例，在介电层160上方形成蚀刻停止层170。蚀刻停止层170包括氮化硅，氧化硅，或其他合适的材料。根据一些实施例，使用化学汽相沉积工艺形成蚀刻停止层170。如图1A所示，根据一些实施例，在蚀刻停止层170上方形成掩模层180。在一些实施例中，掩模层180包括氧化物，诸如氧化硅。在一些实施例中，掩模层180包括氮化硅、氮化钛、其他适用的材料或它们的组合。在一些实施例中，使用化学汽相沉积工艺形成掩模层18。如图1A和图2A所示，根据一些实施例，在掩模层180上方形成硬掩模层190。根据一些实施例，硬掩模层190具有沟槽192和194。根据一些实施例，沟槽192和194暴露出掩模层180的部分。硬掩模层190的材料的实例包括但不限于氧化硅、氮化硅(例如，Si3N4)、SiON、SiC、SiOC或它们的组合。可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、旋涂或其他适用的工艺形成硬掩模层190。在一些实施例中，掩模层180和硬掩模层190是由不同的材料制成的，从而使得掩模层180和硬掩模层190在随后的蚀刻工艺中具有蚀刻选择性。如图1B和2B所示，根据一些实施例，覆盖层210形成在硬掩模层190上方并且填充至沟槽192和194内。覆盖层210由聚合物材料或另一合适的材料制成。通过涂布工艺、CVD工艺或另一合适的工艺形成覆盖层210。如图1B和2B所示，根据一些实施例，在覆盖层210上方形成中间层220。在一些实施例中，中间层220是由含硅材料(例如，含硅聚合物材料)制成的。在一些实施例中，掩模层180、硬掩模层190、覆盖层210和中间层220是由不同的材料制成的，从而使得它们在之后实施的蚀刻工艺中具有蚀刻选择性。通过涂布工艺、CVD工艺或另一合适的工艺形成中间层220。如图1B和2B所示，根据一些实施例，在中间层220上方形成光刻胶层230。根据一些实施例，光刻胶层230具有暴露出中间层220的部分的开口232。根据一些实施例，光刻胶层230是由光刻胶材料制成的。例如，通过涂布工艺和光刻工艺形成光刻胶层230。如图1C所示，根据一些实施例，通过开口232去除中间层220和覆盖层210的位于开口232下方的部分。根据一些实施例，在去除工艺后，形成穿过中间层220和覆盖层210的开口212。根据一些实施例，开口212连接到开口232并且暴露掩模层180的部分。根据一些实施例，开口212设置在沟槽194中。根据一些实施例，去除工艺包括干蚀刻工艺。如图1D所示，根据一些实施例，去除中间层220和光刻胶层230。根据一些实施例，去除工艺包括干蚀刻工艺或湿蚀刻工艺。此后，根据一些实施例，通过开口212去除掩模层180的部分。根据一些实施例，在去除工艺后，在掩模层180中形成开口182并且开口182暴露出蚀刻停止层170的部分。根据一些实施例，去除工艺包括干蚀刻工艺。根据一些实施例，干蚀刻工艺包括等离子体蚀刻工艺。根据一些实施例，在从约1毫托至约100毫托的范围内的压力下并且使用从约100W至约1500W的功率实施等离子体蚀刻工艺。根据一些实施例，在从约10℃至约70℃的范围内的温度下实施该等离子体蚀刻工艺。根据一些实施例，等离子体蚀刻工艺使用包括CF4、H2、N2、C4F8、O2和/或CH2F2的气体。如图1E所示，根据一些实施例，去除覆盖层210。根据一些实施例，去除工艺包括干蚀刻工艺。根据一些实施例，干蚀刻工艺包括等离子体蚀刻工艺。根据一些实施例，在从约1毫托至约100毫托的范围内的压力下并且使用从约100W至约1500W的功率实施等离子体蚀刻工艺。根据一些实施例，在从约10℃至约70℃的范围内的温度下实施该等离子体蚀刻工艺。根据一些实施例，等离子体蚀刻工艺使用包括CO2、C4H8、CF4、O2、N2和/或Ar的气体。如图1F所示，根据一些实施例，实施蚀刻工艺以去除位于沟槽192下方的掩模层180、蚀刻停止层170、介电层160的部分以及位于沟槽194下方的掩模层180、蚀刻停止层170、介电层160、粘合层150和介电层140的部分。在蚀刻工艺后，根据一些实施例，在介电层160中形成沟槽162和164以及孔166，并且在介电层140中形成通孔142。孔166位于沟槽164下方并且连接至沟槽164和通孔142。在一些实施例中，孔166进一步穿过粘合层150。根据一些实施例，通孔142暴露导电线136的部分。根据一些实施例，通孔142进一步暴露晶种层134的部分。根据一些实施例，由于介电层160和140是由不同的材料制成的，因此介电层160和140可以在蚀刻工艺中具有蚀刻选择性。根据一些实施例，通孔142具有第一端开口142a和第二端开口142b。根据一些实施例，第一端开口142a面向衬底110。根据一些实施例，第二端开口142b面向孔166。根据一些实施例，第一端开口142a的宽度W1大于第二端开口142b的宽度W2。根据一些实施例，第一端开口142a的宽度W1大于孔166的宽度W3。根据一些实施例，第一端开口142a的宽度W1小于沟槽164的宽度WT。根据一些实施例，蚀刻工艺包括干蚀刻工艺。根据一些实施例，干蚀刻工艺包括等离子体蚀刻工艺。根据一些实施例，在从约1毫托至约100毫托的范围内的压力下并且使用从约100W至约1500W的功率实施等离子体蚀刻工艺。根据一些实施例，在从约10℃至约70℃的范围内的温度下实施该等离子体蚀刻工艺。根据一些实施例，等离子体蚀刻工艺使用包括C4F8、CF4、O2、N2和/或Ar的气体。如图1G所示，根据一些实施例，在沟槽162和164中、孔166和通孔142中形成阻挡层242。根据一些实施例，阻挡层242共形地覆盖沟槽162和164、孔166和通孔142的内壁162a、164a、166a和142c以及沟槽162和164的底面162b和164b。根据一些实施例，阻挡层242配置为防止在沟槽162和164、孔166和通孔142中形成的金属材料扩散至介电层140和160及粘合层150内。阻挡层242包括钽或另一合适的材料。根据一些实施例，使用物理汽相沉积工艺形成阻挡层242。如图1G所示，根据一些实施例，在阻挡层242上方形成晶种层244。晶种层244包括铜(Cu)和锰(Mn)或其他合适的材料。根据一些实施例，使用物理汽相沉积工艺形成晶种层244。如图1G所示，根据一些实施例，在沟槽162和164、孔166和通孔142中并且在晶种层244上方形成导电层246。导电层246包括铝(Al)、铜(Cu)或另一合适的材料。根据一些实施例，使用镀工艺形成导电层246。如图1H和图2C所示，根据一些实施例，去除位于沟槽162和164、孔166和通孔142、掩模层180以及硬掩模层190外侧的阻挡层242、晶种层244和导电层246。根据一些实施例，去除工艺包括平坦化工艺，诸如化学机械抛光工艺。根据一些实施例，保留在沟槽162中的导电层246形成导电线252。根据一些实施例，保留在沟槽164中的导电层246形成导电线254。在一些实施例中，导电线252的顶面252a、导电线254的顶面254a以及介电层160的顶面168彼此共面。根据一些实施例，保留在孔166和通孔142中的导电层246形成导电通孔结构260。根据一些实施例，导电通孔结构260是整体结构。根据一些实施例，导电线254和导电通孔结构260形成为整体结构。根据一些实施例，导电通孔结构260穿过介电层140并且穿入介电层160内。根据一些实施例，导电通孔结构260进一步穿过介电层140和160之间的粘合层150。根据一些实施例，导电通孔结构260具有第一部分262和第二部分264，并且第一部分262和第二部分264分别位于介电层140和介电层160中。在一些实施例中，第一部分262的宽度W在从介电层160至衬底110的方向A上连续增加。根据一些实施例，第一部分262具有第一端部262a和第二端部262b。根据一些实施例，第二端部262b位于第一端部262a和第二部分264之间。根据一些实施例，第二端部262b邻近第二部分264。在一些实施例中，第一端部262a的宽度W4大于第二端部262b的宽度W5。根据一些实施例，导电线254位于介电层160中并且在导电通孔结构260上方。根据一些实施例，导电通孔结构260的第二部分264与导电线254直接接触。根据一些实施例，第一端部262a的宽度W4小于导电线254的宽度W6。由于第一端部262a比导电线254窄，因此，降低了第一端部262a与介电层140和120中的其他导电结构短路的概率。根据一些实施例，导电线136位于导电通孔结构260下方并且电连接至导电通孔结构260。根据一些实施例，第一端部262a的宽度W4小于导电线136的宽度W8。由于第一端部262a比导电线136窄，因此，降低了第一端部262a与介电层140和120中的其他导电结构短路的概率。根据一些实施例，第一端部262a的宽度W4大于第二部分264的宽度W7。即，导电通孔结构260具有扩大的端部(即，第一端部262a)。因此，增大了将具有扩大的端部262a的导电通孔结构260连接至导电线136的概率。结果提高了产量。此外，扩大的端部262a能够增大导电通孔结构260和导电线136之间的连接面积，这降低了导电通孔结构260和导电线136之间的接触电阻。在一些实施例中，宽度W4和宽度W7之间的差值在从约2nm至约10nm的范围内。在一些实施例中，宽度W4与宽度W7的比率在从约1.2至约1.4的范围内。如图1H所示，根据一些实施例，内壁142c是平坦内壁。在一些其他实施例中，内壁142c是弯曲内壁(如图3所示)。如图1H所示，根据一些实施例，导电线252和254以及导电通孔结构260形成在同一介电层160中。在一些其他实施例中，根据一些实施例，导电线252和254以及导电通孔结构260形成在不同的介电层410和160中(如图4所示)。如图4所示，根据一些实施例，导电通孔结构260穿过介电层160、粘合层150和介电层140。根据一些实施例，提供了半导体器件结构及其形成方法。方法(用于形成半导体器件结构)形成了具有扩大的端部的导电通孔结构。因此，增大了将具有扩大的端部的导电通孔结构连接至位于其下方的导电结构的概率。结果，提高了产量。此外，扩大的端部能够降低导电通孔结构和位于其下方的导电结构之间的接触电阻。根据一些实施例，提供了一种半导体器件结构。半导体器件结构包括：衬底和位于衬底上方的第一介电层。半导体器件结构包括位于第一介电层上方的第二介电层。第一介电层和第二介电层由不同的材料制成。半导体器件结构包括穿过第一介电层并且穿入第二介电层内的导电通孔结构。导电通孔结构具有第一部分和第二部分，第一部分和第二部分分别位于第一介电层和第二介电层中。第一部分具有面向衬底的第一端部，并且第一端部的第一宽度大于第二部分的第二宽度。根据一些实施例，提供了一种半导体器件结构。半导体器件的结构包括衬底。半导体器件结构包括位于衬底上方的第一介电层。半导体器件结构包括位于第一介电层上方的第二介电层。第一介电层和第二介电层由不同的材料制成。半导体器件结构包括穿过第一介电层并且穿入第二介电层内的导电通孔结构。导电通孔结构具有第一部分和第二部分，第一部分和第二部分分别位于第一介电层和第二介电层中。第一部分的第一宽度在从第二介电层至衬底的方向上连续地增加。根据一些实施例中，提供了一种用于形成半导体器件结构的方法。该方法包括在衬底上方形成第一介电层。该方法包括在第一介电层上方形成第二介电层。第一介电层和第二介电层由不同的材料制成，该方法包括在在第一介电层中形成通孔以及在第二介电层中形成孔。通孔连接至孔。通孔具有第二端开口和第二端开口。第一端开口面向衬底。第二端开口面向孔。第一端开口的第一宽度大于第二端开口的第二宽度。该方法包括在通孔和孔中形成导电通孔结构。上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。为了解决现有技术中的问题，根据本发明的一些实施例，提供了一种半导体器件结构，包括：衬底；第一介电层，位于所述衬底上方；第二介电层，位于所述第一介电层上方，其中，所述第一介电层和所述第二介电层由不同的材料制成；以及导电通孔结构，穿过所述第一介电层并且穿透到所述第二介电层内，其中，所述导电通孔结构具有第一部分和第二部分，所述第一部分和所述第二部分分别位于所述第一介电层和所述第二介电层中，所述第一部分具有面向所述衬底的第一端部，并且所述第一端部的第一宽度大于所述第二部分的第二宽度。在上述半导体器件结构中，还包括：导电线，位于所述第二介电层中并且位于所述导电通孔结构上方。在上述半导体器件结构中，还包括：导电线，位于所述第二介电层中并且位于所述导电通孔结构上方；其中，所述导电通孔结构的所述第二部分与所述导电线直接接触。在上述半导体器件结构中，还包括：导电线，位于所述第二介电层中并且位于所述导电通孔结构上方；其中，所述第一端部的所述第一宽度小于所述导电线的第三宽度。在上述半导体器件结构中，其中，所述第一部分还具有邻近所述第二部分的第二端部，并且所述第一端部的所述第一宽度大于所述第二端部的第三宽度。在上述半导体器件结构中，还包括：第三介电层，位于所述衬底和所述第一介电层之间；以及导电线，位于所述第三介电层中并且位于所述导电通孔结构下方，其中，所述导电线电连接至所述导电通孔结构。在上述半导体器件结构中，还包括：第三介电层，位于所述衬底和所述第一介电层之间；以及导电线，位于所述第三介电层中并且位于所述导电通孔结构下方，其中，所述导电线电连接至所述导电通孔结构；其中，所述第一端部的所述第一宽度小于所述导电线的第三宽度。在上述半导体器件结构中，其中，所述导电通孔结构还穿过所述第二介电层。根据本发明的另一些实施例，提供了一种半导体器件结构，包括：衬底；第一介电层，位于所述衬底上方；第二介电层，位于所述第一介电层上方，其中，所述第一介电层和所述第二介电层由不同的材料制成；以及导电通孔结构，穿过所述第一介电层并且穿透到所述第二介电层内，其中，所述导电通孔结构具有第一部分和第二部分，所述第一部分和所述第二部分分别位于所述第一介电层和所述第二介电层中，并且所述第一部分的第一宽度在从所述第二介电层至所述衬底的方向上连续地增加。在上述半导体器件结构中，其中，所述第一部分具有第一端部和第二端部，所述第一端部面向所述衬底，所述第二端部邻近所述第二部分，并且所述第一端部的第二宽度大于所述第二端部的第三宽度。在上述半导体器件结构中，还包括：粘合层，位于所述第一介电层和所述第二介电层之间，其中，所述导电通孔结构还穿过所述粘合层。在上述半导体器件结构中，还包括：粘合层，位于所述第一介电层和所述第二介电层之间，其中，所述导电通孔结构还穿过所述粘合层；其中，所述粘合层、所述第一介电层和所述第二介电层均由不同的材料制成。在上述半导体器件结构中，其中，所述第一介电层包括碳化硅或氮化硅。在上述半导体器件结构中，还包括：导电线，位于所述第二介电层中并且位于所述导电通孔结构上方。在上述半导体器件结构中，还包括：第三介电层，位于所述衬底和所述第一介电层之间；以及导电结构，位于所述第三介电层中并且位于所述导电通孔结构下方，其中，所述导电结构电连接至所述导电通孔结构。根据本发明的又一些实施例，提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成第一介电层；在所述第一介电层上方形成第二介电层，其中，所述第一介电层和所述第二介电层由不同的材料制成；在所述第一介电层中形成通孔并且在所述第二介电层中形成孔，其中，所述通孔连接至所述孔，所述通孔具有第一端开口和第二端开口，所述第一端开口面向所述衬底，所述第二端开口面向所述孔，所述第一端开口的第一宽度大于所述第二端开口的第二宽度；以及在所述通孔和所述孔中形成导电通孔结构。在上述用于形成半导体器件结构的方法中，其中，所述通孔和所述孔的形成包括：在所述第二介电层上方形成掩模层，其中，所述掩模层具有暴露所述第二介电层的第一部分的开口；以及实施干蚀刻工艺以去除所述第二介电层的所述第一部分和位于所述第一部分下方的所述第一介电层的第二部分。在上述用于形成半导体器件结构的方法中，其中，所述通孔和所述孔的形成包括：在所述第二介电层上方形成掩模层，其中，所述掩模层具有暴露所述第二介电层的第一部分的开口；以及实施干蚀刻工艺以去除所述第二介电层的所述第一部分和位于所述第一部分下方的所述第一介电层的第二部分；其中，所述干蚀刻工艺包括等离子体蚀刻工艺。在上述用于形成半导体器件结构的方法中，还包括：在形成所述导电通孔结构之前，在所述第二介电层中形成沟槽，其中，所述沟槽连接至所述孔；以及在形成所述导电通孔结构期间，在所述沟槽中形成导电线。在上述用于形成半导体器件结构的方法中，还包括：在形成所述导电通孔结构之前，在所述第二介电层中形成沟槽，其中，所述沟槽连接至所述孔；以及在形成所述导电通孔结构期间，在所述沟槽中形成导电线；其中，所述第一端开口的所述第一宽度小于所述沟槽的第三宽度。