半导体结构的形成方法与流程

本发明涉及半导体制造领域，特别涉及一种半导体结构的形成方法。

背景技术：

目前的半导体产业中，集成电路主要可以分为三大类型：模拟电路、数字电路和数/模混合电路。其中存储器件是数字电路中一个重要的类型。而存储器件中，近年以来，快闪存储器(Flash Memory，简称闪存器件)受到各方关注，发展尤为迅速。闪存器件的主要特点是在不加电的情况下，能够长期保持存储信息；而且具有集成度高、存储速度快、易于擦除重写等优势。因此闪存器件在个人计算机、自动化控制等多个领域得到了广泛的应用。

分栅闪存是存储器件的一种，具有编程效率高、无“过擦除效应”等优点。所以分栅闪存被广泛的应用于独立NOR闪存器件以及嵌入式闪存器件中。为了增加存储密度，分栅闪存需要不断减小存储单元面积，三栅分栅闪存正是在如此的背景下产生的，并且在近年来得到了广泛的研究。

但是现有技术中的具有分栅闪存结构的半导体结构往往存在电学性能不良、良率较低的问题。

技术实现要素：

本发明解决的问题是提供一种半导体结构的形成方法，以改善半导体结构的电学性能，提高良率。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：

提供衬底；在所述衬底上形成浮栅；在所述浮栅表面上形成阻挡层；在所述浮栅侧壁上形成隧穿氧化层。

可选的，形成阻挡层的步骤中，所述阻挡层的材料为氧化物。

可选的，形成阻挡层的步骤包括：通过快速热氧化的方式形成所述阻挡层。

可选的，形成阻挡层的步骤中，所述阻挡层的厚度大于

可选的，形成浮栅的步骤中，所述浮栅的材料为高掺杂的半导体材料，所述浮栅材料的掺杂浓度在1E19atom/cm³到1E21atom/cm³范围内。

可选的，形成浮栅的步骤中，所述浮栅的材料为N型重掺杂半导体材料，掺杂离子为P、As或Sb。

可选的，提供衬底的步骤中，所述衬底内具有源漏掺杂区；形成浮栅的步骤包括：在所述衬底上形成浮栅材料层；在所述浮栅材料层上形成介质层；在所述介质层上形成控制栅材料层；在所述控制栅材料层上形成图形化的第一掩膜层，所述第一掩膜层内具有底部露出所述控制栅材料层的第一开口；在所述第一开口侧壁形成第二掩膜层，所述第二掩膜层覆盖所述第一开口底部的部分表面；去除所述第二掩膜层露出的第一开口底部的控制栅材料层、介质层以及浮栅材料层，形成底部露出所述源漏掺杂区的第二开口；在所述第二开口侧壁露出的控制栅材料层、介质层以及浮栅材料层侧壁形成侧墙；向形成有侧墙的第二开口内填充导电材料，以形成源线；去除所述第一掩膜层以及所述第二掩膜层露出的控制栅材料层，露出所述介质层，形成控制栅；在所述控制栅侧壁和所述第二掩膜层侧壁形成隔离层；去除所述隔离层和所述第二掩模层露出的浮栅材料层，露出所述衬底表面，以形成所述浮栅；形成所述阻挡层的步骤中，在露出的所述浮栅侧壁表面上形成所述阻挡层。

可选的，提供衬底的步骤中，所述衬底包括用于形成存储器件的第一区、用于形成存储器件外接结构的第二区以及用于形成逻辑电路的第三区；形成所述浮栅的步骤包括：在所述第一区的衬底上形成所述浮栅；形成阻挡层的步骤中，所述阻挡层还位于所述第二区衬底和所述第三区衬底上。

可选的，形成隧穿氧化层的步骤包括：在所述阻挡层上形成氧化材料层；对所述氧化材料层进行减薄处理，所述阻挡层和剩余的氧化材料层用于形成所述隧穿氧化层。

可选的，在所述阻挡层上形成氧化材料层的步骤包括：通过炉管的方式形成所述氧化材料层；对所述氧化材料层进行减薄处理的步骤包括：采用前反馈系统刻蚀所述氧化材料层，以进行所述减薄处理。

与现有技术相比，本发明的技术方案具有以下优点：

本发明技术方案在形成浮栅之后，在所述浮栅表面上形成阻挡层。所述阻挡层能够有效的防止浮栅内掺杂原子的汽化扩散，从而能够降低扩散原子污染所述衬底上其他的半导体结构的几率，减少所述衬底上其他半导体结构受到污染的可能，有利于改善所述半导体结构的电学性能，有利于提高良率。

本发明可选方案中，所述衬底包括用于形成存储器件的第一区、用于形成存储器件外接结构的第二区以及用于形成逻辑电路的第三区；形成阻挡层的步骤中，所述阻挡层还位于所述第二区衬底和所述第三区衬底上。所以所述阻挡层能够覆盖所述衬底上其他半导体结构，从而有效的防止所述衬底上其他半导体结构受到污染，有利于提高所述半导体结构的电学性能，有利于提高良率。

本发明可选方案中，所述阻挡层的材料为氧化物，可以通过快速热氧化的方式形成所述阻挡层；通过在所述阻挡层上形成氧化材料层并对所述氧化材料层进行减薄处理，从而使剩余氧化材料层和所述阻挡层用于形成所述隧穿氧化层。采用这种方式形成阻挡层和隧穿氧化层的做法，能够避免在工艺过程中引入杂质元素，有利于简化工艺步骤，降低工艺成本。

本发明可选方案中，采用前反馈系统刻蚀所述氧化材料层，以进行所述减薄处理。采用前反馈系统进行刻蚀的做法，有利于所述减薄处理步骤的工艺控制精度，有利于提高工艺稳定性，也有利于提高所形成半导体结构的性能和良率。

附图说明

图1是一种半导体结构形成方法对应的剖面结构示意图；

图2至图7是本发明半导体结构形成方法一实施例中各个步骤对应的剖面结构示意图。

具体实施方式

由背景技术可知，现有技术中具有分栅闪存结构的半导体结构存在电学性能不良、良率低的问题。现结合一种具有分栅闪存结构的半导体结构形成方法分析其电学性能不良、良率低问题的原因：

参考图1，示出了一种半导体结构形成方法对应的剖面结构示意图。

所述半导体结构形成方法包括：如图1所示，提供基底，所述基底包括衬底10；位于所述衬底10内的源区11；位于所述衬底10上与所述源区11相连的源线12；位于所述源线12两侧衬底10上的浮栅13；位于所述浮栅13上的介质层(图中未标出)；位于所述介质层上的控制栅14；之后，在所述浮栅13侧壁形成隧穿氧化层。

随着器件集成度的提高，浮栅13的厚度随之减小，为了维持浮栅13的电学性能，所述浮栅13的材料往往为类金属的简并半导体材料，例如重掺杂的非晶硅(P重掺杂的非晶硅)或导电性能较好的材料。

在形成隧穿氧化层的过程中，由于浮栅13侧壁暴露在外，浮栅13中的浓度较高的掺杂离子会汽化而溢出(如图2中虚线箭头21所示)，并渗透至所述衬底10其他区域的半导体结构内(如图2中虚线箭头22所示)，从而造成衬底10其他区域上半导体结构性能的变化和浮动。

具体的，形成所述隧穿氧化层的步骤中，通常采用炉管的方式进行形成。炉管的工艺温度约为800℃。炉管达到工艺温度之后，形成有浮栅13的衬底10在所述炉管内需要进行一个预热的过程。预热过程中，炉管的高温加速了简并半导体材料中掺杂离子的析出(例如P离子)。析出的掺杂离子呈现气态，充满于所述炉管内，由于在形成隧穿氧化层之前，衬底10表面已经被清洗干净，因此气态的掺杂离子会渗透至字线、外围器件等其他器件的区域，从而影响器件的阈值电压和沟道漏电流，引起阈值电压偏移、器件关断能力恶化、沟道漏电流升高等问题，从而引起所述半导体结构的电学性能的不良和良率的下降。

为解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：

提供衬底；在所述衬底上形成浮栅；在所述浮栅表面上形成阻挡层；在所述浮栅侧壁上形成隧穿氧化层。

本发明技术方案在形成浮栅之后，在露出的浮栅表面上形成阻挡层。所述阻挡层能够有效的防止浮栅内掺杂原子的气化扩散，从而能够降低扩散原子污染所述衬底上其他的半导体结构的几率，减少所述衬底上其他半导体结构受到污染的可能，有利于改善所述半导体结构的电学性能，有利于提高良率。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参考图2至图7，示出了本发明半导体结构形成方法一实施例中各个步骤对应的剖面结构示意图。

参考图2，提供衬底100。

所述衬底100用于提供工艺操作平台。

本实施例中，所述衬底100的材料为单晶硅。在本发明的其他实施例中，所述衬底的材料还可以选自多晶硅或者非晶硅；所述衬底也可以选自硅、锗、砷化镓或硅锗化合物；所述衬底还可以是其他半导体材料，或者，所述衬底还可以选自具有外延层或外延层上硅结构。

需要说明的是，本实施例中，所述衬底100为平面衬底。本发明其他实施例中，所述衬底上还可以具有半导体结构，例如鳍部等半导体结构。

本实施例中，所述衬底100包括用于形成存储器件的第一区100a、用于形成存储器件外接结构(例如接触插塞或金属连线等)的第二区100b以及用于形成逻辑电路的第三区100c。

需要说明的是，本实施例中，提供衬底100之后，所述形成方法还包括：所述衬底100内形成隔离结构(图中未标示)，以实现所述衬底100不同有源区之间的电隔离。

此外，本实施例中，所述第一区100a、所述第二区100b以及所述第三区100c相邻设置。本发明其他实施例中，所述第一区100a、所述第二区100b以及所述第三区100c也可以设置为不相邻。

本实施例中，所述衬底100用于制造具有三栅分栅结构的闪存器件，所以所述第一区100a的衬底100内形成有源漏掺杂区101，所述源漏掺杂区101用于形成所述闪存器件的源区。

参考图2至图5，在所述衬底100上形成浮栅103(如图5所示)。

需要说明的是，本实施例中，以制造具有三栅分栅结构的闪存器件为例进行说明。本发明技术方案也适用于制造其他具有浮栅的半导体结构。

具体的，在所述衬底100上形成浮栅103的步骤包括：

如图2所示，在所述衬底100上形成浮栅材料层103a；在所述浮栅材料层103a上形成介质层(图中未标示)；在所述介质层上形成控制栅材料层104a；在所述控制栅材料层104a上形成图形化的第一掩膜层105，所述第一掩膜层105内具有底部露出所述控制栅材料104a层的第一开口105a；在所述第一开口105a侧壁形成第二掩膜层106，所述第二掩膜层106覆盖所述第一开口105a底部的部分表面。

如图3所示，去除所述第二掩膜层106露出的第一开口105a(如图2所示)底部的控制栅材料层104a、介质层以及浮栅材料层103a，形成底部露出所述源漏掺杂区101的第二开口(图中未示出)；在所述第二开口侧壁露出的控制栅材料层104a、介质层以及浮栅材料层103a侧壁形成侧墙(图中未标示)；向形成有侧墙的第二开口内填充导电材料，以形成源线102。

如图4所示，去除所述第一掩膜层105(如图3所示)以及所述第二掩膜层106露出的控制栅材料层104a(如图3所示)，露出所述介质层(图中未标示)，形成控制栅104；如图5所示，在所述控制栅104侧壁和所述第二掩膜层106侧壁形成隔离层107；去除所述隔离层107和所述第二掩模层106露出的浮栅材料层103a，露出所述衬底100表面，以形成所述浮栅103。

随着器件尺寸的减小，浮栅103的尺寸也随之减小。为了维持浮栅104的电学性能，所述浮栅103的材料通常为具有较好导电性能的材料。本实施例中，所述浮栅103材料为高掺杂的半导体材料。

具体的，所述浮栅103材料的掺杂浓度在1E19atom/cm³到1E21atom/cm³范围内。所述浮栅103的材料为N型重掺杂半导体材料，掺杂离子为P、As或Sb。本实施例中，所述浮栅103的材料为P重掺杂的多晶硅。

本实施例中，所述浮栅材料层103a用于形成所述浮栅103，所以在所述衬底100上形成浮栅材料层103a的步骤包括：采用高温炉管沉积形成多晶硅层，在沉积多晶硅的过程中，通过PH₃对所述多晶硅进行掺杂，从而形成了类金属的简并半导体材料。

本实施例中，所述衬底100包括用于形成存储器件的第一区100a、第二区100b以及第三区100c，所述形成所述浮栅103的步骤包括：在所述第一区100a的衬底100上形成所述浮栅103。

此外，所述衬底100还包括用于形成存储器件外接结构的第二区100b以及用于形成逻辑电路的第三区100c。在所述第一区100衬底100上形成所述三栅分栅结构的过程中，所述形成方法还包括：在所述第二区100b上形成存储器件外接结构。形成所述连结结构的技术方案与现有技术相同，本发明在此不再赘述。

参考图6，在所述浮栅103表面上形成阻挡层201。

所述阻挡层201用于覆盖露出的浮栅103表面，从而抑制后续工艺中浮栅103内掺杂离子的汽化扩散，从而降低扩散原子污染所述衬底100上其他的半导体结构的几率，减少所述衬底100上其他半导体结构受到污染的可能，有利于改善所述半导体结构的电学性能，有利于提高良率。

具体的，形成所述阻挡层201的步骤中，所述阻挡层201的材料为氧化物。本实施例中，形成阻挡层201的步骤包括：通过快速热氧化(Rapid Thermal Oxidation,RTO)的方式形成所述阻挡层201。

采用快速热氧化方式形成所述阻挡层，能够有效的控制所形成阻挡层201的厚度，有利于简化工艺步骤，降低工艺难度；而且形成氧化物材料的阻挡层201能够用于形成所述半导体结构的隧穿氧化层，不会在工艺过程中引入杂质元素，能够降低所述阻挡层201的形成对半导体结构的影响。

需要说明的是，形成阻挡层201的厚度不宜太小。形成阻挡层201的厚度如果太小，则所述阻挡层201难以起到抑制掺杂离子溢出的功能，不利于降低扩散原子污染所述衬底100上其他半导体结构的几率，不利于减少所述衬底100上其他半导体结构受到污染的可能。本实施例中，形成阻挡层201的步骤中，所述阻挡层201的厚度大于

此外，形成阻挡层201的厚度也不宜太大。形成阻挡层201的厚度如果太大，则容易导致存储器件擦除性能退化的问题。本实施例中，形成阻挡层201的步骤中，所述阻挡层201的厚度小于

本实施例中，所述浮栅103上具有介质层以及位于所述介质层上的控制栅104以及隔离层107，所述浮栅103仅有侧壁露出，所以形成所述阻挡层201的步骤中，在露出的所述浮栅103侧壁表面上形成所述阻挡层201。

此外，所述衬底100包括第一区100a、第二区100b以及第三区100c。本实施例中，形成阻挡层201的步骤中，所述阻挡层201还位于所述第二区100b和所述第三区100c的衬底100上。所述第二区100b衬底100和所述第三区100c衬底100上的阻挡层201能够防止扩散离子与所述第二区100b衬底100和所述第三区100c衬底100上的半导体结构接触，减少所述第二区100b衬底100和所述第三区100c衬底100上半导体结构受到污染的可能，有利于良率的提高和性能的改善。

参考图7，在所述浮栅103侧壁上形成隧穿氧化层200。

所述隧穿氧化层200用于实现所述浮栅103与后续工艺中形成的字线(word line)之间的电隔离。

形成隧穿氧化层200的步骤包括：在所述阻挡层201上形成氧化材料层202；对所述氧化材料层202进行减薄处理，所述阻挡层201和剩余的氧化材料层202用于形成所述隧穿氧化层200。

具体的，形成所述氧化材料层202的步骤包括：通过炉管的方式形成所述氧化材料层。由于所述浮栅103的表面被所述阻挡层201遮盖，所以在炉管工艺形成所述氧化材料层202的过程中，所述浮栅103内的掺杂离子发生扩散的几率较小，即使在炉管方式的预热过程中，炉管的高温也不会增加掺杂离子的析出。掺杂离子析出的减少，能够有效的减小掺杂离子污染所述衬底100上其他的半导体结构的几率，减少所述衬底100上其他半导体结构受到污染的可能，有利于改善所述半导体结构的电学性能，有利于提高良率。

需要说明的是，所述隧穿氧化层200用于实现所述浮栅103与后续所形成的字线之间的隔离，所述字线与所述浮栅103通过隧穿效应实现数据的读取和擦除。因此所述隧穿氧化层200的厚度直接影响到数据读取和擦除的效率。所以本实施例中，形成所述氧化材料层202之后，对所述氧化材料层202进行减薄处理，剩余的氧化材料层202和所述阻挡层201用于形成所述隧穿氧化层200，以减小从所述阻挡层201指向所述字线方向上所述隧穿氧化层200的厚度，有效的提高所形成数据读取和擦除的效率。

需要说明的是，所述隧穿氧化层200的厚度需要精确控制，如果所述隧穿氧化层200的厚度太小，则可能会影响所述浮栅103与所述字线之间的隔离，会影响所述半导体结构的性能；如果所述隧穿氧化层200的厚度太大，则会影响所述半导体结构数据读取和擦除的效率。所以本实施例中，对所述氧化材料层202进行减薄处理的步骤包括：采用前反馈系统刻蚀所述氧化材料层202，以进行所述减薄处理。

具体的，所述前反馈系统刻蚀所述氧化材料层202的步骤中，以刻蚀前所述氧化材料层202的工艺参数，设定刻蚀所述氧化材料层202过程中的工艺参数，例如形成所述氧化材料层201时，从所述阻挡层201指向所述字线方向上，所述氧化材料层201和所述阻挡层201的厚度比所述隧穿氧化层200的目标厚度大则设定刻蚀参数，使对所述氧化材料层202的刻蚀量为采用前反馈系统进行所述刻蚀的做法，能够有效的控制所形成隧穿氧化层200的厚度，有利于提高所形成半导体结构的性能和稳定性。

需要说明的是，为了减小所述阻挡层201的形成对所形成半导体结构的影响，本实施例中，所述形成方法还包括：去除所述第二区100b和所述第三区100c上的所述阻挡层201。

综上，本发明技术方案在形成浮栅之后，在所述浮栅表面上形成阻挡层。所述阻挡层能够有效的防止浮栅内掺杂原子的汽化扩散，从而能够降低扩散原子污染所述衬底上其他的半导体结构的几率，减少所述衬底上其他半导体结构受到污染的可能，有利于改善所述半导体结构的电学性能，有利于提高良率。而且本发明可选方案中，所述衬底包括用于形成存储器件的第一区、用于形成存储器件外接结构的第二区以及用于形成逻辑电路的第三区；形成阻挡层的步骤中，所述阻挡层还位于所述第二区衬底和所述第三区衬底上。所以所述阻挡层能够覆盖所述衬底上其他半导体结构，从而有效的防止所述衬底上其他半导体结构受到污染，有利于提高所述半导体结构的电学性能，有利于提高良率。此外，本发明可选方案中，所述阻挡层的材料为氧化物，并可以通过快速热氧化的方式形成所述阻挡层；通过在所述阻挡层上形成氧化材料层并对所述氧化材料层进行减薄处理，从而使剩余氧化材料层和所述阻挡层用于形成所述隧穿氧化层。采用这种方式形成阻挡层和隧穿氧化层的做法，能够避免在工艺过程中引入杂质元素，有利于简化工艺步骤，降低工艺成本。另外，本发明可选方案中，采用前反馈系统刻蚀所述氧化材料层，以进行所述减薄处理。采用前反馈系统进行刻蚀的做法，有利于所述减薄处理步骤的工艺控制精度，有利于提高工艺稳定性，也有利于提高所形成半导体结构的性能和良率。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。