技术领域本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子装置。
背景技术：
在当代的信息社会中，在芯片集成密度最大化和电路性能最优化的双重驱动下，集成电路的核心MOSFET器件不断的按比例缩小。从70年代开始，由于离子注入工艺的开发，极小尺寸的MOSFET得以制造出来，同时建立了MOSFET按比例缩小理论。随着MOSFET器件尺寸的不断缩小，各种小尺寸效应逐渐显露出来。比如，随着沟道尺寸不断减小，短沟道效应和漏致势垒降低(DIBL)效应日益严重，致使器件的性能变差。同时漏致势垒降低(DIBL)效应会影响亚阈特性，比如使亚阈值摆幅(sub-thresholdswing，或称S因子)退化，在大规模数字集成电路的缩小规则中，恒定电压缩小规则、恒定电场缩小规则等都不能减小S值，并且亚阈区泄漏电流使MOSFET器件关态特性变差，静态功耗变大。另外，随着单位面积功率密度的提高，器件的自热效应越趋明显。所谓自热效应(Self-heatingeffect)就是指器件工作是沟道电流产生的热量造成器件内部温度升高，导致器件特性退变的现象。自热效应对于芯片工作的稳定性、可靠性产生了很大影响，成为限制集成电路发展的重要因素。因此，有必要提出一种新的制作方法，以解决现有技术的不足。
技术实现要素：
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了克服目前存在的问题，本发明一方面提供一种半导体器件制作方法，该方法包括：步骤a：提供半导体衬底；步骤b：在所述半导体衬底上形成具有开口的绝缘层以及位于所述开口中的硅层，在所述开口区域以及所述开口区域下方的半导体衬底表层形成重掺杂区；步骤c：在所述绝缘层上形成沟道区域、栅极氧化层和栅极；步骤d：在所述栅极两侧形成源区和漏区；其中，所述源区和漏区与沟道区域形成肖特基接触。优选地，所述步骤b包括：在所述半导体衬底上形成绝缘层和覆盖所述绝缘层的图案化第一掩膜层；在所述开口底部外延形成硅层，并以所述图案化第一掩膜层为掩膜进行掺杂，以使所述硅层及所述硅层下方的半导体衬底表层成为重掺杂区域。优选地，所述开口的截面形状为“哑铃状”。优选地，所述步骤c包括：在所述硅层上方外延形成牺牲层；在所述牺牲层上方形成第二掩膜层；去除所述第一掩膜层；去除所述牺牲层；在所述绝缘层上外延形成包围所述第二掩膜层的半导体层，所述半导体层与所述开口对应的区域用作沟道区域；去除所述第二掩膜层，以在所述半导体层上形成沟槽；形成覆盖所述沟槽和所述半导体层的栅极氧化层和栅极材料层；蚀刻所述栅极氧化层和栅极材料层形成栅极。优选地，所述源区、漏区形成有硅化物。优选地，所述绝缘层为二氧化硅层。优选地，所述沟道区域为未掺杂层或轻掺杂层。优选地，所述重掺杂区为P型重掺杂区。本发明提供的半导体器件制作方法，一方面，使源漏区位于绝缘层上而使沟道区与半导体衬底连通，并且沟道区域采用未掺杂或轻掺杂层，而连通沟道区域和半导体衬底的区域采用重掺杂区，这样，源漏区除去与沟渠区相连的部分与半导体衬底之间用绝缘层隔开，只要源漏区厚度足够薄就可以有效抑制源漏穿通，同时由于源漏区与衬底之间用绝缘层隔开，可以减小源漏接触电容和源漏区到衬底的泄露电流。同时，沟道区可通过连通区向半导体衬底传递热量，减小器件的自热效应。并且，由于沟道区未掺杂或轻掺杂，则可以减小沟道电场，进而减小高电场引起的载流子迁移率退化。进一步地，由于沟道区与衬底连通的区域为重掺杂区，能有效屏蔽漏端到源端的电场穿通，使得器件能够很好地抑制漏致势垒降低效应(DIBL)。另一方面，由于源区、漏区与沟道区域形成肖特基接触，利用肖特基势垒可有效地将结深做到零以使短沟道效应减至最小；源漏区域金属硅化物接触可以减小源漏串联电阻；通过多数载流子工作且肖特基势垒隧穿电流对栅电压非常灵敏，因而具有高的响应速度。此外，由于源漏区位于绝缘层上而使沟道区与半导体衬底连通，且源漏区与沟道区形成肖特基接触可获得良好的亚阈特性。综上所述，通过本发明的半导体器件制作方法，可改善器件的自热效应、漏致势垒降低效应和亚阈特性。为了克服目前存在的问题，本发明另一方面提出了一种半导体器件，该半导体器件包括：半导体衬底，在所述半导体衬底上形成具有开口的绝缘层，位于开口内的硅层，以及位于开口上方的沟道区、栅极氧化层和栅极，以及位于所述栅极两侧的源区和漏区；其中，所述开口内和开口下方的半导体衬底表层形成重掺杂区；所述源区和漏区与所述沟道区域形成肖特基接触。优选地，所述源区、漏区形成有硅化物。优选地，所述绝缘层为二氧化硅层。优选地，所述沟道区域为未掺杂层或轻掺杂层。优选地，所述重掺杂区为P型重掺杂区。基于前述类似的理由，根据本发明的半导体器件，可改善器件的自热效应、漏致势垒降低效应和亚阈特性。为了克服目前存在的问题，本发明再一方面提出了一种电子装置，该电子装置包括本发明提出的上述半导体器件。由于本发明提出的电子装置包含本发明提出上述半导体器件，因而也具有类似的优点。附图说明本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。附图中：图1是根据本发明一个实施方式制作半导体器件结构的工艺流程图；图2a-图2m根据本发明一个实施方式制作半导体器件的工艺流程中各步骤所获得的器件的剖视图；图3为本发明提供的半导体器件结构的剖面结构示意图；图4是根据本发明一个实施方式的电子装置的结构示意图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。本发明提供一种半导体器件的制作方法，如图1所示，包括：步S101，提供半导体衬底；步骤S102：在所述半导体衬底上形成具有开口的绝缘层以及位于所述开口中的硅层，在所述开口区域以及所述开口区域下方的半导体衬底表层形成重掺杂区；步骤S103：在所述绝缘层上形成沟道区域、栅极氧化层和栅极；步骤S104：在所述栅极两侧形成源区和漏区；和步骤S105：使所述源区和漏区与沟道区域形成肖特基接触。进一步地，步骤S102具体包括：在所述半导体衬底上形成绝缘层和覆盖所述绝缘层的图案化第一掩膜层；在所述开口底部外延形成硅层，并以所述图案化第一掩膜层为掩膜进行掺杂，以使所述硅层及所述硅层下方的半导体衬底表层成为重掺杂区域。进一步地，步骤S103具体包括：在所述硅层上方外延形成牺牲层；在所述牺牲层上方形成第二掩膜层；去除所述第一掩膜层；去除所述牺牲层；在所述绝缘层上外延形成包围所述第二掩膜层的半导体层，所述半导体层与所述开口对应的区域用作沟道区域；去除所述第二掩膜层，以在所述半导体层上形成沟槽；形成覆盖所述沟槽和所述半导体层的栅极氧化层和栅极材料层；蚀刻所述栅极氧化层和栅极材料层形成栅极。本发明提供的半导体器件制作方法，一方面，使源漏区位于绝缘层上而使沟道区与半导体衬底连通，并且沟道区域采用未掺杂或轻掺杂层，而连通沟道区域和半导体衬底的区域采用重掺杂区，这样，源漏区除去与沟渠区相连的部分与半导体衬底之间用绝缘层隔开，只要源漏区厚度足够薄就可以有效抑制源漏穿通，同时由于源漏区与衬底之间用绝缘层隔开，可以减小源漏接触电容和源漏区到衬底的泄露电流。同时，沟道区可通过连通区向半导体衬底传递热量，减小器件的自热效应。并且，由于沟道区未掺杂或轻掺杂，则可以减小沟道电场，进而减小高电场引起的载流子迁移率退化。进一步地，由于沟道区与衬底连通的区域为重掺杂区，能有效屏蔽漏端到源端的电场穿通，使得器件能够很好地抑制漏致势垒降低效应(DIBL)。另一方面，由于源区、漏区与沟道区域形成肖特基接触，利用肖特基势垒可有效地将结深做到零以使短沟道效应减至最小；源漏区域金属硅化物接触可以减小源漏串联电阻；通过多数载流子工作且肖特基势垒隧穿电流对栅电压非常灵敏，因而具有高的响应速度。此外，由于源漏区位于绝缘层上而使沟道区与半导体衬底连通，且源漏区与沟道区形成肖特基接触可获得良好的亚阈特性。综上所述，通过本发明的半导体器件制作方法，可改善器件的自热效应、漏致势垒降低效应和亚阈特性。实施例一图2a-图2m根据本发明一个实施方式制作半导体器件的工艺流程中各步骤所获得的器件的剖视图。下面将参照图2a-图2m对本发明的半导体器件的制作方法做详细描述。首先，如图2a所示，提供半导体衬底200。半导体衬底200可以是以下所提到的材料中的至少一种：硅、锗、锗化硅等。此外，半导体衬底上可以形成有其它器件，例如PMOS和NMOS晶体管。在半导体衬底中可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。半导体衬底中还可以形成有CMOS器件，CMOS器件例如是晶体管(例如，NMOS和/或PMOS)等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。接着，如图2b所示，在所述半导体衬底200上形成绝缘层201和图案化的第一掩膜层202，并以图案化的第一掩膜层202为掩膜蚀刻所述绝缘层201，以形成开口203。其中，绝缘层201可采用氧化物，例如二氧化硅等，掩膜层202可选用氮化物，例如氮化硅、氮氧化硅等。绝缘层201和掩膜层202可通过化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成。作为示例，氮化物层可以是通过氨气和二氯硅烷在750℃左右的温度下，采用低压化学气相沉积形成的。氮化物层不但可以作为半导体衬底刻蚀过程中的掩膜层，还可以作为后续化学机械研磨工艺中的阻挡层。开口203的俯视图如图2c所示，开口203的形状为两头区域较大，中间区域较小的“哑铃状”。3)当形成具有开口203的绝缘层201后，在所述开口底部外延形成硅层，并对所述硅层进行掺杂，以使所述硅层及所述硅层下方的半导体衬底表层成为重掺杂区域。接着，如图2d所示，在所述开口203底部外延形成硅层，所述硅层的厚度与所述绝缘层厚度大致相同。硅层可通过气相外延、液相外延、分子束外延等外延方法形成。作为示例，在本实施例中，所述硅层通过分子束外延形成。当形成所述硅层后，以第一掩膜层202为掩膜，对所述半导体衬底进行重掺杂，以在所述开口203底部和所述开口下方的半导体衬底200的表层区域形成重掺杂区204。对于N型半导体重掺杂区204是P型重掺杂区，P型半导体重掺杂区204是N型重掺杂区。作为示例，在本实施例中，重掺杂区204为p型重掺杂区，注入离子为硼离子，掺杂浓度为1×1019/平方厘米。接着，如图2e所示，在开口203内，在重掺杂区204上外延形成牺牲层205。牺牲层可选用硅锗材料，通过气相外延、液相外延、分子束外延等外延方法形成。除了硅锗材料，牺牲层205还可选用其他不用于Si、SiO2的材料，只要在去除牺牲层205时半导体相邻的层可以不被影响即可。接着，如图2f所示，在开口203内，在牺牲层205上形成第二掩膜层206。第二掩膜层206可通过化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成。作为示例，第二掩膜层206为氧化硅层。可以理解的是，采用上述方法在开口203内牺牲层205上形成第二掩膜层206时，不可避免地会在第一掩膜层202的上表面也形成第二掩膜层206，当第二掩膜层206形成之后，可用平坦化工艺(化学机械研磨工艺CMP)去除开口203外多余的第二掩膜层206。接着，如图2g所示，去除第一掩膜层202。去除方法可采用干法蚀刻或湿法刻蚀。接着，如图2h所示，去除牺牲层205。去除方法可采用干法蚀刻或湿法蚀刻，优选高选择性蚀刻方法。可以理解的是，为了使第二掩膜层206不会塌陷下来，仅去掉牺牲层205的一部分，即去除牺牲层205中间窄的区域，两头宽的地方还有部分没有去除，这样可以使使第二掩膜层206206不会塌陷下来。接着，如图2i所示，在绝缘层201上外延形成包围第二掩膜层206的半导体层207。半导体层207为未掺杂层或轻掺杂层。当半导体层207形成后，可用平坦化工艺(化学机械研磨工艺CMP)去除第二掩膜层206上方的半导体层207，即使半导体层207的高度和氧化层206的高度一致。作为示例，半导体层207为单晶硅层。当完成平坦化后，去除所述第二掩膜层206，以在所述半导体层207形成沟槽210。去第二掩膜层206的方法可为干法蚀刻或湿法蚀刻。接着，如图2j所示，形成覆盖沟槽210和半导体层207的栅极氧化层208和栅极材料层209。栅极氧化层208可通过热氧化法形成，栅极材料层209可通过化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成。作为示例，栅极氧化层208采用二氧化硅，栅极材料层209采用多晶硅。当形成栅极氧化层208和栅极材料层209后，可通过刻蚀去除多余的栅极氧化层208和栅极材料层209以形成预设形状的栅极区域，该区域包括沟道区域211，栅极氧化层212和栅极213(如图2k所示)。接着，如图2k所示，通过LDD注入工艺在栅极213两侧的半导体层207中形成两个低浓度浅掺杂区214A和214B。对于NMOS器件来说，该浅掺杂注入工艺注入的掺杂剂类型的N型；对于PMOS器件来说，该浅掺杂注入工艺注入的掺杂剂类型的P型。接着，如图2l所示，在栅极213两侧形成侧墙215，并以侧墙215为掩膜执行源/漏极注入工艺，以在栅极213两侧的半导体层207中形成源区216A和漏区216B。对于NMOS器件来说，该源/漏极注入工艺注入的掺杂剂类型的N型；对于PMOS器件来说，该源/漏极注入工艺注入的掺杂剂类型的P型。作为示例，侧墙215材料为氮化物，比如氮化硅。最后，如图2m所示，在栅极213、源区216A和漏区216B形成硅化物，以形成源极217A、漏极217B和栅极218。在栅极213、源区216A和漏区216B形成硅化物的方法可采用本领域常用的方法，比如，首先用HF溶液清洗源区216A和漏区216B表面，以去除表面的污染物，接着在在栅极213、源区216A和漏区216B沉积金属材料，并通过快速热退火或炉热退火进行硅化反应，在源区、漏区和栅极区域形成硅化物，最后通过湿法腐蚀去除未反应的金属材料，形成源极217A、漏极217B和栅极218，其中源极217A、漏极217B和沟道区域211形成肖特基接触。作为示例，在本实施例中，对N沟道器件，硅化物可采用ErSi2，对于P沟道器件，硅化物可采用PtSi。至此，完成了制作本实施方式的半导体器件结构的制作方法的全部步骤。上述步骤并不对相应部分的形成方法进行限制，或还可采用其它工艺，或其它反应物及其它浓度而实现。实施例二本发明还提供一种采用实施例一中所述的方法制作的半导体器件300，包括：半导体衬底200，在半导体衬底200上形成具有开口的绝缘层201，位于开口内的硅层，及位于开口上方的沟道区211、栅极氧化层212和栅极218，以及位于所述栅极218两侧的源极217A和漏极217B；其中，开口内和开口下方的半导体衬底表层形成重掺杂区204；源极217A和漏极217B与沟道区域211形成肖特基接触。可选地，源极217A和漏极217B形成有硅化物。可选地，绝缘层201为二氧化硅层。可选地，沟道区域211为未掺杂层或轻掺杂层。可选地，重掺杂区204为P型重掺杂区。可选地，半导体器件300还包括栅极218两侧的侧墙214，以及沟道区211两侧的浅掺杂区214A和214B，以及重掺杂区216A和216B。基于前述类似的理由，根据本发明的半导体器件，可改善器件的自热效应、漏致势垒降低效应和亚阈特性。实施例三本发明另外还提供一种电子装置，其包括前述的半导体器件。图4为根据本发明一个实施方式的电子装置的结构示意图。由于包括的前述半导体器件，因而可改善器件的自热效应、漏致势垒降低效应和亚阈特性，该电子装置同样具有上述优点。该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述半导体器件的中间产品，例如：具有该集成电路的手机主板等。图4仅以便携式计算机为例示出一种电子装置，其不对本发明构成限制。本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。