半导体装置的制作方法

本申请基于并主张2015年9月11日在先提交的日本专利申请2015-179160号的优先权，在先申请的全部内容通过引用而包含于本申请。

技术领域

本申请涉及半导体装置。

背景技术：

作为使半导体装置的可靠性劣化的主要原因，已知有由绝缘膜中包含的电荷、存在于半导体层与绝缘膜的界面的界面电荷、从外部侵入的外来电荷等引起的特性变动。绝缘膜中包含的电荷在半导体装置的动作或者待机过程中在半导体装置内移动，引起半导体装置的耐压的变动、漏电流的变动的情况是存在的。

技术实现要素：

实施方式提供能够提高可靠性的半导体装置。

根据一个实施方式，半导体装置具备：第一电极；第二电极；半导体基板，至少一部分设置在所述第一电极与所述第二电极之间，具有第一面和第二面，该半导体基板具有第一导电型的第一区域和多个第二导电型的第二区域，该多个第二导电型的第二区域与所述第一面相接触地设置在所述第一电极的周围；第一绝缘膜，设置在所述第二区域上，包含正电荷；以及第二绝缘膜，设置在所述第二区域上，包含负电荷。

根据上述构成的半导体装置，能够提供能够提高可靠性的半导体装置。

附图说明

图1是第一实施方式的半导体装置的示意剖视图。

图2是第一实施方式的半导体装置的示意俯视图。

图3是第一比较方式的半导体装置的示意剖视图。

图4是第二比较方式的半导体装置的示意剖视图。

图5至图7是第一实施方式的半导体装置的作用·效果的说明图。

图8是第二实施方式的半导体装置的示意剖视图。

图9是第三实施方式的半导体装置的示意剖视图。

图10是第四实施方式的半导体装置的示意剖视图。

具体实施方式

以下，参照附图对本发明的实施方式进行说明。另外，在以下的说明中，对相同或类似的部件等附以同一符号，关于进行了一次说明的部件等，适当省略其说明。

在本说明书中、n⁺型、n型、n^－型的标记意味着，n型的杂质浓度按n⁺型、n型、n^－型的顺序降低。此外，p⁺型、p型的标记意味着，p型的杂质浓度按p⁺型、p型的顺序降低。

(第一实施方式)

本实施方式的半导体装置具备：第一电极；第二电极；半导体基板，至少一部分设置在第一电极与第二电极之间，具有第一面和第二面，具有第一导电型的第一区域和多个第二导电型的第二区域，该多个第二导电型的第二区域与第一面相接触地设置在第一电极的周围；第一绝缘膜，设置在第二区域上，包含正电荷；以及第二绝缘膜，设置在第二区域上，包含负电荷。

图1是本实施方式的半导体装置的示意剖视图。图2是本实施方式的半导体装置的示意俯视图。图2是表示半导体基板表面的杂质区域的图案。图1表示与图2的AA’截面对应的截面。本实施方式的半导体装置是纵型的PIN二极管100。PIN二极管100例如是耐压为4.5kV以上的高耐压二极管。耐压并不限于4.5kV以上，例如能够应 用于需要600V以上的耐压的半导体装置。

PIN二极管100具备元件区域及包围元件区域的终端区域。元件区域作为在PIN二极管100的正向偏压时主要流通电流的区域发挥功能。终端区域作为在PIN二极管100的反向偏压时缓和对元件区域的端部施加的电场的强度并使PIN二极管100的元件耐压提高的区域发挥功能。

PIN二极管100具备硅基板(半导体基板)10、阳极电极(第一电极)20、阴极电极(第二电极)22、第一层间绝缘膜(第一绝缘膜)24及第二层间绝缘膜(第二绝缘膜)26。半导体基板10具备n^－型的漂移区域(第一区域)12、p型的保护环区域(第二区域)14、p型的阳极区域16、n⁺型的阴极区域18、n型的缓冲区域19。

硅基板10具备第一面及与第一面对置的第二面。在图1中，第一面是图的上侧的面，第二面是图的下侧的面。硅基板10的至少一部分设置在阳极电极20与阴极电极22之间。

n⁺型的阴极区域18设置在硅基板10内。n⁺型的阴极区域18与硅基板10的第二面相接触而设置。

n⁺型的阴极区域18含有n型杂质。n型杂质例如是磷(P)或砷(As)。

n型的缓冲区域19设置在硅基板10内。n型的缓冲区域19与n⁺型的阴极区域18与第二面相反的面相接触而设置。n型的缓冲区域19含有n型杂质。n型杂质例如是磷(P)或砷(As)。

n^－型的漂移区域12设置在硅基板10内。n^－型的漂移区域12设置在n型的缓冲区域19与第一面之间。

n^－型的漂移区域12含有n型杂质。n型杂质例如是磷(P)或砷(As)。

p型的阳极区域16设置在硅基板10内。p型的阳极区域16设置在元件区域。p型的阳极区域16与硅基板10的第一面相接触而设置。

p型的阳极区域16含有p型杂质。p型杂质例如是硼(B)。

p型的保护环区域14在硅基板10内设置多个。p型的保护环区域14设置在终端区域。p型的保护环区域14与硅基板10的第一面 相接触而设置。p型的保护环区域14设置在n^－型的漂移区域12与硅基板10的第一面之间。

此外，如图2所示，p型的保护环区域14设置在阳极电极20与硅基板10的第一面相接触的区域30及阳极区域16的周围。p型的保护环区域14具备包围区域30及阳极区域16的环状的形状。

p型的保护环区域14含有p型杂质。p型杂质例如是硼(B)。

在图1、图2中，设p型的保护环区域14的数量为3个，但p型的保护环区域14的数量不必须限定为3个。p型的保护环区域14的数量相应于PIN二极管100所要求的耐压等级等而决定。p型的保护环区域14的数量例如是10个以上30个以下。

此外，在图1、图2中，将p型的保护环区域14的宽度和其间隔设为一定的值，但p型保护环区域14的宽度、其间隔并不限定于一定的值。p型保护环区域14的宽度和间隔相应于PIN二极管100所要求的耐压等级等而决定。p型保护环区域14的间隔例如能够为，在离元件区域近一侧窄，并随着远离元件区域而变宽。

例如，PIN二极管100的芯片尺寸是10mm见方程度，阳极区域16是7mm见方程度，阳极区域16的周围的终端区域的宽度是1.5mm左右。

第一层间绝缘膜24设置在硅基板10的第一面上。第一层间绝缘膜24设置在p型的保护环区域14上。

第一层间绝缘膜24在膜中包含正电荷。正电荷的量例如是1E10cm^－2以上1E12cm^－2以下。第一层间绝缘膜24例如是氧化物膜。第一层间绝缘膜24例如是硅氧化膜。

第一层间绝缘膜24的膜厚例如是0.1μm以上2.0μm以下。

第一层间绝缘膜24例如是通过使用TEOS(Tetraethyl orthosilicate；正硅酸乙酯)作为源气体的CVD(Chemical Vapor Deposition；化学气相沉淀)法形成的硅氧化膜。使用TEOS作为源气体通过CVD法形成的硅膜在膜中包含正电荷。

第一层间绝缘膜24例如也可以是将硅烷(SiH₄)作为源气体通过PECVD(Plasma Enhanced CVD；等离子体增强化学气相沉淀)法 形成的硅氧化膜。将硅烷(SiH₄)作为源气体通过PECVD法形成的硅氧化膜在膜中包含正电荷。

第二层间绝缘膜26设置在硅基板10的第一面上。第二层间绝缘膜26设置在p型的保护环区域14上。在本实施方式中，第二层间绝缘膜26在第一层间绝缘膜24上与第一层间绝缘膜24相接触而设置。

第二层间绝缘膜26在膜中包含负电荷。负电荷的量例如是1E10cm^－2以上1E12cm^－2以下。第二层间绝缘膜26例如是氧化物膜。第二层间绝缘膜26例如是硅氧化膜。

第二层间绝缘膜26的膜厚例如是0.1μm以上2.0μm以下。

第二层间绝缘膜26例如是将硅烷(SiH₄)作为源气体通过HDP－CVD(High Density Plasma－CVD；高密度等离子体化学气相沉淀)法形成的硅氧化膜。将硅烷(SiH₄)作为源气体通过HDP－CVD法形成的硅氧化膜在膜中包含负电荷。

HDP－CVD法在膜沉积的同时进行溅射。因此，尤其可抑制基底的凸部的角部的膜沉积，膜表面的平坦性提高。

第一层间绝缘膜24及第二层间绝缘膜26中的电荷的极性及电荷的量能够通过C－V(Capacitance－Voltage；电容电压)法求出。例如，通过蚀刻使所期望的层间绝缘膜的表面而形成金属电极，使用C－V法对平带电压的偏移进行测定，从而能够求出电荷的极性及电荷的量。

在第一层间绝缘膜24是使用TEOS作为源气体通过CVD法形成的硅膜，且第二层间绝缘膜26是将硅烷(SiH₄)作为源气体通过HDP－CVD法形成的硅氧化膜的情况下，第一层间绝缘膜24的碳浓度比第二层间绝缘膜26的碳浓度高。此外，第一层间绝缘膜24的水分(OH)浓度比第二层间绝缘膜26的水分(OH)浓度高。

第一层间绝缘膜24及第二层间绝缘膜26中的碳浓度例如能够通过SIMS(Secondary Ion Mass Spectrometry；二次离子质谱法)测定。第一层间绝缘膜24及第二层间绝缘膜26中的水分(OH)浓度例如能够通过FTIR(Fourier Transform Infrared Spectroscopy；傅里叶变换红外光谱)测定。

阳极电极20设置在硅基板10上。阳极电极20与硅基板10的第一面的一部分相接触而设置。

阳极电极20与阳极区域16相接触而设置。阳极电极20与阳极区域16之间的接触是欧姆接触。

阳极电极20是金属。阳极电极20例如是钛(Ti)和氮化钛(TiN)和铝(Al)的层压膜。

阴极电极22与硅基板10的第二面相接触而设置。

阴极电极22与阴极区域18相接触而设置。阴极电极22与阴极区域18之间的接触是欧姆接触。

阴极电极22是金属。阴极电极22例如是钛(Ti)和镍(Ni)和银(Ag)的层压膜。

接下来，对本实施方式的半导体装置的作用及效果进行说明。

图3是第一比较方式的半导体装置的示意剖视图。图4是第二比较方式的半导体装置的示意剖视图。图5、图6及图7是本实施方式的半导体装置的作用·效果的说明图。

第一比较方式的半导体装置是纵型的PIN二极管800。PIN二极管800与本实施方式的PIN二极管100的不同点在于，层间绝缘膜是第一层间绝缘膜24的单层膜，即是包含正电荷的绝缘膜的单层膜。另外，PIN二极管800的第一层间绝缘膜24的膜厚，与本实施方式的PIN二极管100的第一层间绝缘膜24和第二层间绝缘膜26的合计膜厚相等。

第二比较方式的半导体装置是纵型的PIN二极管900。PIN二极管900与本实施方式的PIN二极管100的不同点在于，层间绝缘膜是第二层间绝缘膜26的单层膜，即是包含负电荷的绝缘膜的单层膜。另外，PIN二极管900的第二层间绝缘膜26的膜厚，与本实施方式的PIN二极管100的第一层间绝缘膜24和第二层间绝缘膜26的合计膜厚相等。

在第一比较方式的PIN二极管800、第二比较方式的PIN二极管900中，通过BT(Bias&Temperature)试验产生耐压的下降、漏电流的增加。BT试验施加高温并且施加反向偏压的应力。另一方面，在 本实施方式的PIN二极管100中，即使在相同的条件下进行BT试验，也可抑制耐压的下降、漏电流的变动。

图5是表示第一比较方式的终端区域中的反向偏压时的电场强度分布的示意图。表示PIN二极管800的终端区域的示意剖视图和电场强度分布。虚线是应力施加前的电场强度分布，实线是应力施加后的电场强度分布。

施加应力前，在终端区域内表示大致均匀的电场强度分布。另一方面，应力施加后，终端区域的电场强度分布变得不均匀。尤其在远离元件区域的终端区域的外周部，电场强度变强。在绝缘膜所包含的正电荷多、外周部的电场强度大于某阈值的情况下，发生PIN二极管800的耐压的下降及漏电流的增加。或者，在除了绝缘膜所包含的正电荷的影响以外还由于外来电荷、界面电荷的影响，外周部的电场强度大于某阈值的情况下，发生PIN二极管800的耐压的下降及漏电流的增加。

该电场强度分布的变化，被认为是由于第一绝缘膜24中的正电荷在对第一绝缘膜24施加的电场中移动而产生的。

图6是表示第二比较方式的终端区域中的反向偏压时的电场强度分布的示意图。表示PIN二极管900的终端区域的示意剖视图和电场强度分布。虚线是应力施加前的电场强度分布，实线是应力施加后的电场强度分布。

施加应力前，在终端区域内表示大致均匀的电场强度分布。另一方面，应力施加后，终端区域的电场强度分布变得不均匀。尤其是在距元件区域近的终端区域的内周部，电场强度变强。在绝缘膜所包含的负电荷多、内周部的电场强度大于某阈值的情况下，发生PIN二极管900的耐压的下降及漏电流的增加。或者，在除了绝缘膜所包含的负电荷的影响以外，还由于外来电荷、界面电荷的影响，内周部的电场强度大于某阈值的情况下，发生PIN二极管900的耐压的下降及漏电流的增加。

该电场强度分布的变化，被认为是由于第二绝缘膜26中的负电荷在对第二绝缘膜26施加的电场中移动而产生的。

图7是表示本实施方式的终端区域中的反向偏压时的电场强度分布的示意图。表示PIN二极管100的终端区域的示意剖视图和电场强度分布。虚线是应力施加前的电场强度分布，实线是应力施加后的电场强度分布。

施加应力前，在终端区域内表示大致均匀的电场强度分布。另一方面，应力施加后，终端区域的电场强度分布变得不均匀，电场强度变强的位置分散在终端区域的外周部和内周部。因此，与第一及第二比较方式相比，终端区域的最大电场强度变低。因此，PIN二极管100的耐压的下降及漏电流的增加得以抑制。这样能够使终端区域的最大电场强度降低，因此即使界面电荷、外来电荷存在，终端区域中的电场强度也不会超过阈值，PIN二极管100的耐压的下降及漏电流的增加得以抑制。

以上，根据本实施方式的PIN二极管100，应力施加后的电场强度的变化得以抑制，可靠性提高。

(第二实施方式)

本实施方式的半导体装置为，第一绝缘膜与第二绝缘膜的上下位置逆转，除此点以外与第一实施方式相同。因此，关于与第一实施方式重复的内容，省略记述。

图8是本实施方式的半导体装置的示意剖视图。本实施方式的半导体装置是纵型的PIN二极管200。

PIN二极管200具备硅基板(半导体基板)10、阳极电极(第一电极)20、阴极电极(第二电极)22、第一层间绝缘膜(第一绝缘膜)24及第二层间绝缘膜(第二绝缘膜)26。半导体基板10具备n^－型的漂移区域(第一区域)12、p型的保护环区域(第二区域)14、p型的阳极区域16及n⁺型的阴极区域18。

第一层间绝缘膜24在第二层间绝缘膜26上与第二层间绝缘膜26相接触而设置。

根据本实施方式的PIN二极管200，通过与第一实施方式同样的作用，应力施加后的电场强度的变化得以抑制，可靠性提高。

(第三实施方式)

本实施方式的半导体装置还具备设置在第一绝缘膜及第二绝缘膜与半导体基板之间的第三绝缘膜，除此点以外与第一实施方式相同。因此，关于与第一实施方式重复的内容，省略记述。

图9是本实施方式的半导体装置的示意剖视图。本实施方式的半导体装置是纵型的PIN二极管300。

PIN二极管300具备硅基板(半导体基板)10、阳极电极(第一电极)20、阴极电极(第二电极)22、第一层间绝缘膜(第一绝缘膜)24及第二层间绝缘膜(第二绝缘膜)26。半导体基板10具备n^－型的漂移区域(第一区域)12、p型的保护环区域(第二区域)14、p型的阳极区域16及n⁺型的阴极区域18。PIN二极管300还具备表面氧化膜(第三绝缘膜)32。

表面氧化膜32设置在第一层间绝缘膜24及第二层间绝缘膜26与硅基板10之间。表面氧化膜32在硅基板10的第一面上与第一面相接触而设置。

表面氧化膜32例如是硅的热氧化膜。表面氧化膜32的膜厚例如是0.01μm以上0.1μm以下。

根据本实施方式的PIN二极管300，通过与第一实施方式同样的作用，应力施加后的电场强度的变化得以抑制，可靠性提高。

在本实施方式中，对具有第一绝缘膜至第三绝缘膜的构造进行了说明。绝缘膜的层数并不限于此，也能够将包含多个正电荷的绝缘膜层压。此外，也能够将包含多个负电荷的绝缘膜层压。

(第四实施方式)

本实施方式的半导体装置与第一实施方式的不同点在于，半导体装置是IGBT(Insulated Gate Bipolar Transistor；绝缘栅双极型晶体管)。以下，关于与第一实施方式重复的内容，省略记述。

图10是本实施方式的半导体装置的示意剖视图。本实施方式的半导体装置是纵型的IGBT400。本实施方式的半导体装置是使导通状态的n型的漂移区域中的蓄积载流子密度在发射极侧增大的构造的IEGT(Injection Enhanced Gate Transistor；注入增强栅晶体管)。IGBT400例如是PPI(Press Pack IEGT)用的、耐压为4.5kV以上的 高耐压IEGT。PPI通过压接来实现全部的电连接。耐压不限于4.5kV以上，能够应用于需要例如600V以上的耐压的半导体装置。

IGBT400具备元件区域及包围元件区域的终端区域。元件区域作为在IGBT400的导通动作时主要流通电流的区域发挥功能。终端区域作为在IGBT400的截止动作时缓和对元件区域的端部施加的电场的强度并使IGBT400的元件耐压提高的区域发挥功能。

IGBT400具备：硅基板(半导体基板)10、发射极电极(第一电极)40、集电极电极(第二电极)42、栅极绝缘膜44、栅极电极46、场板电极48、表面绝缘膜(第三绝缘膜)50、第一层间绝缘膜(第一绝缘膜)24、第二层间绝缘膜(第二绝缘膜)26及保护膜52。半导体基板10具备：n^－型的漂移区域(第一区域)12、p型的保护环区域(第二区域)14、p型的基极区域54、p型的漂移区域56、n⁺型的发射极区域58、及p⁺型的集电极区域60。

硅基板10具备第一面及与第一面对置的第二面。在图10中，第一面是图的上侧的面，第二面是图的下侧的面。硅基板10的至少一部分设置在发射极电极40与集电极电极42之间。

p⁺型的集电极区域60设置在硅基板10内。p⁺型的集电极区域60与硅基板10的第二面相接触而设置。

p⁺型的集电极区域60含有p型杂质。p型杂质例如是硼(B)。

n型的缓冲区域61设置在硅基板10内。n型的缓冲区域61与p⁺型的集电极区域的与第二面相反一侧的面相接触而设置。

n型的缓冲区域61含有n型杂质。n型杂质例如是磷(P)或砷(As)。

n^－型的漂移区域12设置在硅基板10内。n^－型的漂移区域12设置在n型缓冲区域61与第一面之间。

n^－型的漂移区域12含有n型杂质。n型杂质例如是磷(P)或砷(As)。

p型的基极区域54及p型的漂移区域56设置在硅基板10内。p型的基极区域54及p型的漂移区域56设置在元件区域。p型的基极区域54及p型的漂移区域56设置在n^－型的漂移区域12与第一面之 间。

p型的基极区域54及p型的漂移区域56含有p型杂质。p型杂质例如是硼(B)。

n⁺型的发射极区域58设置在硅基板10内。n⁺型的发射极区域58设置在元件区域。n⁺型的发射极区域58设置在p型的基极区域54与第一面之间。n⁺型的发射极区域58与栅极绝缘膜44和第一面相接触而设置。

n⁺型的发射极区域58含有n型杂质。n型杂质例如是磷(P)或砷(As)。

栅极绝缘膜44设置于在硅基板10内设置的沟道的内表面。沟道设置在元件区域。栅极绝缘膜44例如是硅氧化膜。

栅极电极46设置于在硅基板10内设置的沟道内。栅极电极46设置在栅极绝缘膜44上。栅极电极46例如是掺杂了n型杂质的多晶硅。

p型的保护环区域14在硅基板10内设置多个。p型的保护环区域14设置在终端区域。p型的保护环区域14与硅基板10的第一面相接触而设置。p型的保护环区域14设置在n^－型的漂移区域12与硅基板10的第一面之间。

此外，如图10所示，p型的保护环区域14设置在发射极电极40与硅基板10的第一面相接触的区域的周围。p型的保护环区域14具备包围元件区域的环状的形状。

p型的保护环区域14含有p型杂质。p型杂质例如是硼(B)。

在图10中，设p型的保护环区域14的数量为2个，但p型的保护环区域14的数量并不必须限定于2个。p型的保护环区域14的数量相应于IGBT400要求的耐压等级等而决定。p型的保护环区域14的数量例如是10个以上30个以下。

此外，在图10中将p型的保护环区域14的宽度设为一定的值，但p型保护环区域14的宽度、其间隔并不限定于一定的值。在p型保护环区域14的宽度和间隔相应于IGBT400要求的耐压等级等而决定。p型保护环区域14的间隔例如能够为，在距元件区域近一侧窄， 并随着远离元件区域而变宽。

表面绝缘膜50在硅基板10的第一面上与第一面相接触而设置。表面绝缘膜50例如是使用TEOS作为源气体通过CVD法形成的硅膜。表面绝缘膜50的膜厚例如是0.1μm以上2.0μm以下。

场板电极48设置在表面绝缘膜50上。场板电极48在设置在表面绝缘膜50的开口部的底部与p型的保护环区域14相接触。场板电极48是浮动的。场板电极48具备缓和终端区域的电场的功能。

第一层间绝缘膜24设置在硅基板10的第一面上。第一层间绝缘膜24设置在p型的保护环区域14上。第一层间绝缘膜24设置在场板电极48上。

第一层间绝缘膜24在膜中包含正电荷。正电荷的量例如是1E10cm^－2以上1E12cm^－2以下。第一层间绝缘膜24例如是氧化物膜。第一层间绝缘膜24例如是硅氧化膜。

第一层间绝缘膜24的膜厚例如是0.1μm以上2.0μm以下。

第二层间绝缘膜26设置在硅基板10的第一面上。第二层间绝缘膜26设置在p型的保护环区域14上。在本实施方式中，第二层间绝缘膜26在第一层间绝缘膜24上与第一层间绝缘膜24相接触而设置。

第二层间绝缘膜26在膜中包含负电荷。负电荷的量例如是1E10cm^－2以上1E12cm^－2以下。第二层间绝缘膜26例如是氧化物膜。第二层间绝缘膜26例如是硅氧化膜。

第二层间绝缘膜26的膜厚例如是0.1μm以上2.0μm以下。

发射极电极40设置在硅基板10上。发射极电极40与硅基板10的第一面的一部分相接触而设置。

发射极电极40与n⁺型的发射极区域58相接触而设置。发射极电极40与n⁺型的发射极区域58之间的接触是欧姆接触。

发射极电极40具备下部电极40a及上部电极40b。在下部电极40a与上部电极40b之间的一部分，设置第一层间绝缘膜24和第二层间绝缘膜26。

发射极电极40中，下部电极40a及上部电极40b都是金属。下部电极40a及上部电极40b例如是钛(Ti)和氮化钛(TiN)和铝(Al) 的层压膜。

集电极电极42与硅基板10的第二面相接触而设置。

集电极电极42与集电极区域60相接触而设置。集电极电极42与集电极区域60之间的接触是欧姆接触。

集电极电极42是金属。集电极电极42例如是含有硅的铝(AlSi)和钛(Ti)和镍(Ni)和银(Ag)的层压膜。

保护膜52形成在第二层间绝缘膜26上。保护膜52例如是树脂膜。保护膜52例如是聚酰亚胺膜。

本实施方式的IGBT400也与第一实施方式的PIN二极管100同样地，在终端区域具备包含正电荷的第一层间绝缘膜24及包含负电荷的第二层间绝缘膜26。因此，通过与第一实施方式同样的作用，应力施加后的电场强度的变化得以抑制，可靠性提高。

另外，由于表面绝缘膜50被场板电极48分割，表面绝缘膜50中的电荷的移动受抑制。因此，由表面绝缘膜50的电荷的移动引起的终端区域的电场强度分布的变动较小，能够无视。

在第一至第四实施方式中，作为半导体装置，以PIN二极管及IGBT为例进行了说明，但本发明也能够应用于肖特基势垒二极管、MOSFET(Metal Oxide Semiconductro Field Effect Transistor)等其他的半导体装置。

在第一至第四实施方式中，作为第一绝缘膜及第二绝缘膜，例示了硅氧化膜。但是，第一绝缘膜及第二绝缘膜并不限于硅氧化膜。例如，第一绝缘膜或第二绝缘膜也能够应用硅氮化膜、硅氮氧化膜等。此外，例如，第一绝缘膜或第二绝缘膜也能够应用铪氧化膜、铝氧化膜、锆氧化膜等High－k膜。

在第一至第四实施方式中，以第一导电型为n型、第二导电型为p型的情况为例进行了说明，但本发明也能够应用于第一导电型是p型、第二导电型是n型的半导体装置中。

在第一至第四实施方式中，作为半导体基板，以硅基板为例进行了说明，但作为半导体基板，也能够应用碳化硅基板、氮化物半导体基板等其他的半导体基板。

对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提示的，无意限定发明的范围。所述半导体装置当然能够以其他各种方式实施，在不脱离发明的主旨的范围，能够进行各种省略、置换、变更。这些实施方式及其变形包含于发明的范围及主旨中，并且包含于专利请求的范围所记载的发明及其等同的范围中。