具有横向耦合结构的非易失性存储单元、存储单元阵列的制作方法

本申请要求于2015年11月23日提交的序列号为10-2015-0163847的韩国专利申请的优先权，其全部内容通过引用并入本文。

技术领域

本发明的各个实施例涉及非易失性存储单元以及使用非易失性存储单元的存储单元阵列，尤其是涉及具有横向耦合结构的非易失性存储单元以及使用该非易失性存储单元的存储单元阵列。

背景技术：

即使电源供给中断，非易失性存储器件仍留存存储数据。已经提出了能够被电编程和擦除的非易失性存储器件的各种结构。非易失性存储器件的典型单位存储单元采用叠栅结构。该结构包括：栅绝缘层，其也被称为隧道绝缘层；浮栅，其用于存储数据；中间栅极介电层；以及控制栅，其顺序地堆叠在半导体衬底上。近来，由于电子器件的尺寸减小和半导体器件制造技术进步，执行各种功能的各种半导体器件成为先进数字产品的关键部件。例如，将逻辑器件和存储器件包括于一个单一的半导体芯片内而形成片上系统(SOC)器件。因此，已需要一种用于嵌入SOC的嵌入式非易失性存储器件的制造技术。

为了制造嵌入式非易失性存储器件，在同一工艺步骤中制造逻辑器件和存储器件。逻辑器件，例如金属氧化物半导体(MOS)的逻辑器件，通常使用具有单一栅极结构的晶体管。因此，当采用叠栅结构的非易失性存储器件形成在具有逻辑器件的同一衬底上时，制造工艺变得非常复杂。为了解决这一问题，已经将具有单一栅极结构并且为非叠栅结构的单层多晶硅非易失性存储器件更广泛地用作嵌入式非易失性存储器件。即，可以容易地将用于制造逻辑器件的互补金属氧化物半导体(CMOS)工艺技术用于采用单层多晶硅非易失性存储器件的非易失性存储器件的制造。

技术实现要素：

各个实施例涉及具有横向耦合结构的非易失性存储器件以及使用该非易失性存储器件的存储单元阵列。

根据一个实施例，非易失性存储单元包括：有源区，其沿第一方向延伸；选择栅电极层，其与有源区相交并沿第二方向延伸；浮栅电极层，其与有源区相交，并且沿第二方向延伸，其中浮栅电极层沿与选择栅电极层平行的方向延伸并与选择栅电极层间隔开；以及电介质层，其设置在选择栅电极层和浮栅电极层之间。选择栅电极层、电介质层和浮栅电极层大体上位于同一水平并一起形成横向耦合电容器，并且浮栅电极层的第一端部与有源区相重叠。

根据一个实施例，非易失性存储单元阵列具有排列成多个行和列的单元。每个单元包括：有源区，其沿第一方向延伸；选择栅电极层，其与有源区相交并沿第二方向延伸；浮栅电极层，其与有源区相交并沿第二方向延伸，其中浮栅电极层沿与选择栅电极层平行的方向延伸并与选择栅电极层间隔开；以及电介质层，其设置在选择栅电极层和浮栅电极层之间。选择栅电极层、电介质层和浮栅电极层大体上位于同一水平并一起形成横向耦合电容器，并且浮栅电极层的第一端部与有源区相重叠。

附图说明

通过考虑附图和所附的详细说明，本发明的各个实施例将是更加显而易见的，其中：

图1是根据一个示例性的实施例的非易失性存储单元的等效电路图。

图2是示出了根据一个示例性的实施例的非易失性存储单元的布局图。

图3是示出了沿图2的I-I'线截取的非易失性存储单元的截面图。

图4是示出了沿图2的II-II'线截取的非易失性存储单元的截面图。

图5是示出了在根据一个实施例的非易失性存储器件的编程操作中浮栅电极层内的电子分布图。

图6是示出了在根据一个实施例的非易失性存储设备的擦除操作中浮栅电极层内的电子分布图。

图7是示出了根据一个示例性的实施例的非易失性存储单元阵列的布局图。

具体实施方式

在实施例的以下描述中，将理解的是，术语“第一”和“第二”意图于区分元件，而不是用于限定仅仅元件本身或者意指特定的顺序。此外，当一个元件被称为位于另一个元件“上”、“之上”、“上面”、“下”、“之下”时，意图在于指相对位置关系，而不是用于限制下面特定的情况：该元件直接接触另一个元件，或者至少有一个中介元件位于其间。因此，在此使用的诸如“上”、“之上”、“上面”、“下”、“之下”、“下面”等等术语的目的在于描述特定的实施例，而不意图于限制本发明的范围。而且，当一个元件被 称为与另一个元件“相连接”或“相耦合”时，该元件可以与另一元件电学上地或机械上地相连接或相耦合，或者可以通过替换位于其间的其它元件而形成连接关系或耦合关系。

图1是根据一个实施例的非易失性存储单元100的等效电路图。参考图1，非易失性存储单元100包括选择晶体管110和具有浮栅的存储晶体管120。

选择晶体管110包括耦合到字线WL的选择栅端子SG和耦合到源线SL的源极端子S1。存储晶体管120包括浮栅端子FG和耦合到位线BL的漏极端子D2。选择晶体管110的漏极端子D1和存储晶体管120的源极端子S2以串联的方式相互耦合。选择栅端子SG和浮栅端子FG通过耦合电容器CC相互耦合。

当将预定值的偏压通过字线WL施加于选择栅端子SG时，通过耦合电容器CC的耦合操作可以在浮栅端子FG内产生预定值的耦合偏压。耦合电容器CC包括选择晶体管110的选择栅电极层、电介质层和存储晶体管120的浮栅电极层，它们顺序地设置在横向方向上。即，浮栅端子FG内耦合偏压的产生是通过具有选择栅端子SG和电介质层的横向耦合结构而形成的。

图2是具有横向结构的非易失性存储单元100的一个实施例的布局图。图3是示出了沿图2的I-I'线截取的非易失性存储单元100的截面图。

参考图2和图3，沟槽器件绝缘层134设置在衬底132的上部。有源区136由沟槽器件绝缘层134限定。有源区136具有沿第一方向延伸的平面条带形状。具有第一导电性(例如P型)的阱区138设置在衬底132的上部。P型阱区138设置为围绕有源区136。当衬底132为P型半导体衬底时，可以不形成P型阱区138。

第一N⁺型结区141、第二N⁺型结区142和第三N⁺型结区143在有源区136的上部内相互间隔开。第一N⁺型结区141和第三N⁺型结区143设置在有源区136的两个边缘处。第二N⁺型结区142设置在第一N⁺型结区141和第三N⁺型结区143之间。第二N⁺型结区142通过第一沟道区145在第一方向上与第一N⁺型结区141间隔开。第二N⁺型结区142通过第二沟道区146在第一方向上与第三N⁺型结区143间隔开。

第一栅绝缘层151和选择栅电极层160与有源区136相交。即，第一栅绝缘层151和选择栅电极层160具有沿与第一方向相交的第二方向延伸的条带形的平面形状。

第一栅绝缘层151和选择栅电极层160重叠于第一沟道区145。第一沟道区145设置在第一栅绝缘层151之下。因此，第一沟道区145、第一栅绝缘层151和选择栅电极层160沿垂直方向排列。垂直方向与第一方向和第二方向均垂直。在一个实施例中，第一栅绝缘层151可以包括氧化层，而选择栅电极层160可以包括多晶硅层。

第二栅绝缘层152和浮栅电极层170与选择栅电极层160间隔开，并且与有源区136 相交。正如第一栅绝缘层151和选择栅电极层160，第二栅绝缘层152和浮栅电极层170具有沿与第一方向相交的第二方向延伸的条带形的平面形状。第二栅绝缘层152和浮栅电极层170重叠于第二沟道区146。第二沟道区146设置在第二栅绝缘层152的下方。因此，第一沟道区145、第一栅绝缘层151和选择栅电极层160沿垂直方向排列。垂直方向与第一方向和第二方向均垂直。

在一个实施例中，第一栅绝缘层151可以包括氧化层。浮栅电极层170可以包括多晶硅层，并且处于绝缘状态而无直接的电耦合。浮栅电极层170可以是单层多晶硅层。选择栅电极层160和浮栅电极层170之间的距离沿第二方向可以大体上是相同的。

电介质层180在第二方向上设置在选择栅电极层160和浮栅电极层170之间。电介质层180与第二N⁺型结区142相重叠。选择栅电极层160、电介质层180和浮栅电极层170可以形成执行横向耦合操作的耦合电容器CC。

选择栅电极层160通过第一触点191耦合到字线WL。第一N⁺型结区141通过第二触点192耦合到源线SL。第三N⁺型结区143通过第三触点193耦合到位线BL。第二N⁺型结区142具有浮置状态。

第一N⁺型结区141、第二N⁺型结区142、第一沟道区145、第一栅绝缘层151和选择栅电极层160形成以上根据图1描述的选择晶体管110。第一N⁺型结区141和第二N⁺型结区142分别对应于选择晶体管110在图1的源极端子S1和在图1的漏极端子D1。

选择栅电极层160对应于选择晶体管110在图1的选择栅端子SG。第二N⁺型结区142、第三N⁺型结区143、第二沟道区146、第二栅绝缘层152和浮栅电极层170形成以上根据图1描述的存储晶体管120。第二N⁺型结区142和第三N⁺型结区143分别对应于存储晶体管120在图1的源极端子S2和在图1中的漏极端子D2。浮栅电极层170对应于存储晶体管120在图1的浮栅端子FG。

图4是示出了沿图2的II-II'线截取的非易失性存储单元100的截面图。在图4中相同的附图标记代表如图2和图3所示的相同的组件。

参考图4，浮栅电极层170具有分别对应于在第二方向上的两个边缘的第一端部170A和第二端部170B。在一个实施例中，如图所示，第一端部170A表示浮栅电极层170在第二方向上的右边缘部，而第二端部170B表示浮栅电极层170在第二方向上的左边缘部。然而，在另一个实施例中，浮栅电极层170的第一和第二端部170A和170B可以设置成相反方向。在根据实施例的非易失性存储单元100中，形成图1的存储晶体管120的第二沟道区146与浮栅电极层170的第一端部170A相重叠。

可以通过热电子注入方法执行以上根据图2至图4描述的非易失性存储单元100的编程操作。更具体地，将正的编程电压+Vpp施加于字线WL，将接地电压(例如0V) 施加于源线SL和P型阱区138，以及将正的编程位线电压+Vpbl施加于位线BL。在一个实施例中，正的编程电压+Vpp可以约为6V至10V，例如大约8V。正的编程位线电压+Vpbl可以约为3V至5V，例如大约4V。

由于将正的编程电压+Vpp施加于字线WL，反型层形成在第一沟道区145，并且将施加于源线SL的接地电压传递到第二N⁺型结区142。此外，通过耦合电容器CC横向耦合到正的编程电压+Vpp的正的编程耦合电压+Vpc产生在浮栅电极层170。因为正的编程耦合电压+Vpc产生在浮栅电极层170，并且将接地电压和正的编程位线电压+Vpbl分别地施加于第二N⁺型结区142和第三N⁺型结区143，所以热电子产生在与第三N⁺型结区143邻接的第二沟道区146。

这些热电子由正的编程耦合电压+Vpc通过第二栅绝缘层152注入浮栅电极层170。由于电子注入浮栅电极层170，第二沟道区146的阈值电压变得高于编程操作之前。

图5是示出了在根据一个实施例的非易失性存储单元100的编程操作中浮栅电极层170内的电子分布图。图5所示的截面结构与图4所示的沿图2的II-II'线截取的截面结构相同。

如图5所示，在编程操作中注入浮栅电极层170的电子以不同的密度分布在浮栅电极层170内。更具体地，根据库仑定律，排斥力使注入浮栅电极层170的电子相互推动。由于这一现象，大多数电子分布在浮栅电极层170的第一端部170A和第二端部170B。因此，当第二沟道区146位于浮栅电极层170的第一端部170A和第二端部170B之间的中部时，影响第二沟道区146的阈值电压的电子的数量相对低。然而，在这个实施例中，第二沟道区146位于浮栅电极层170的第一端部170A之下。因此，影响第二沟道区146的阈值电压的电子的数量相对高，因而，增加了编程操作的效率并且减小了读操作所需的电压。

可以通过带间隧穿(BTBT)方法执行非易失性存储单元100的擦除操作。更具体地，将负的擦除电压-Vee施加于字线WL，将接地电压(例如0V)施加于源线SL和P型阱区138，以及将正的擦除位线电压+Vebl施加于位线BL。在一个实施例中，负的擦除电压-Vee可以约为-6V至-10V，例如大约-8V。正的擦除位线电压+Vebl可以约为5V至6V，例如大约5.5V。

由于将负的擦除电压-Vee施加于字线WL，通过耦合电容器CC横向耦合到负的擦除电压-Vee的负的擦除耦合电压-Vec产生在浮栅电极层170。因为负的擦除耦合电压-Vec产生在浮栅电极层170，并且将正的擦除位线电压+Vebl施加于第三N⁺型结区143，所以反型层不形成在第二沟道区146，并且在第二沟道区146和第三N⁺型结区143之间产生损耗。因此，能带弯曲变得比能隙更大。浮栅电极层170内的电子通过第二栅绝缘层152 隧穿到第三N⁺型结区143。由于浮栅电极层170内的电子隧穿，第二沟道区146的阈值电压变得低于编程状态的阈值电压。

图6是示出了由非易失性存储单元100的擦除操作引起的浮栅电极层170内的空穴分布图。图6的截面结构与图4所示的沿图2的II-II'线截取的截面结构相同。

如图6所示，可以理解的是，在擦除操作中浮栅电极层170的电子隧穿与浮栅电极层170的空穴注入具有相同的效果。注入的空穴以不同的密度分布在浮栅电极层170内。更具体地，根据库仑定律，排斥力使注入浮栅电极层170的空穴相互推动。因此，大多数空穴分布在浮栅电极层170的第一端部170A和第二端部170B。因此，当第二沟道区146位于浮栅电极层170的第一端部170A和第二端部170B之间的中部时，影响第二沟道区146的阈值电压的空穴的数量相对低。然而，在这个实施例中，第二沟道区146位于浮栅电极层170的第一端部170A之下。因此，影响第二沟道区146的阈值电压的空穴的数量相对高，因而，增加了擦除操作的效率并且减小了读操作所需电压的大小。

图7是示出了根据一个实施例的非易失性存储单元阵列200的布局图。参考图7，非易失性存储单元阵列200具有包括两行和两列的矩阵形状。然而，这仅仅是一个实施例，而非易失性存储单元阵列200可以具有包括三或更多的行和列的矩阵形状。第一有源区236-1和第二有源区236-2设置为沿第一方向延伸。第一有源区236-1和第二有源区236-2在与第一方向相交的第二方向上相互间隔开。

在第一有源区236-1内，将单元排列而形成第一行。在第二有源区236-2内，将单元排列而形成第二行。第一选择栅电极层261和第二选择栅电极层262沿第二方向延伸。第一选择栅电极层261和第二选择栅电极层262在第一方向上相互间隔开并且相互面对面。第一选择栅电极层261和第二选择栅电极层262与第一有源区236-1和第二有源区236-2相交。第一选择栅电极层261共同地耦合到第一列内的单元。第二选择栅电极层262共同地耦合到第二列内的单元。

第一浮栅电极层271沿第二方向延伸，并且耦合到第一行和第一列内的单元。第一浮栅电极层271在第一方向上以预定的距离与第一选择栅电极层261间隔开。第一浮栅电极层271的第一端部271A与第一有源区236-1相重叠。

第二浮栅电极层272沿第二方向延伸，并且耦合到第一行和第二列内的单元。第二浮栅电极层272在第一方向上以预定的距离与第二选择栅电极层262间隔开。

第三浮栅电极层273沿第二方向延伸，并且耦合到第二行和第一列内的单元。第三浮栅电极层273在第一方向上以预定的距离与第一选择栅电极层261间隔开。第三浮栅电极层273的第一端部273A与第二有源区236-2相重叠。

第四浮栅电极层274沿第二方向延伸，并且耦合到第二行和第二列内的单元。第四 浮栅电极层274在第一方向上以预定的距离与第二选择栅电极层262间隔开。第四浮栅电极层274的第一端部274A与第二有源区236-2相重叠。

第一有源区236-1包括第一N⁺型结区241-1、第二N⁺型结区242-1和244-1以及第三N⁺型结区243-1和245-1。第二有源区236-2包括第一N⁺型结区241-2、第二N⁺型结区242-2和244-2以及第三N⁺型结区243-2和245-2。第一N⁺型结区241-1设置在第一有源区236-1内且在第一选择栅电极层261和第二选择栅电极层262之间。第一N⁺型结区241-2设置在第二有源区236-2内且在第一选择栅电极层261和第二选择栅电极层262之间。

第二N⁺型结区242-1设置在第一有源区236-1内且在第一选择栅电极层261和第一浮栅电极层271之间。第二N⁺型结区244-1设置在第一有源区236-1内且在第二选择栅电极层262和第二浮栅电极层272之间。第二N⁺型结区242-2设置在第二有源区236-2内且在第一选择栅电极层261和第三浮栅电极层273之间。第二N⁺型结区244-2设置在第二有源区236-2内且在第二选择栅电极层262和第四浮栅电极层274之间。

第三N⁺型结区243-1设置在第一有源区236-1内且与第一浮栅电极层271邻接。第三N⁺型结区245-1设置在第一有源区236-1内且与第二浮栅电极层272邻接。第三N⁺型结区243-2设置在第二有源区236-2内且与第三浮栅电极层273邻接。第三N⁺型结区245-2设置在第二有源区236-2内且与第四浮栅电极层274邻接。

第一选择栅电极层261通过第一触点291-1耦合到第一字线WL1。第二选择栅电极层262通过第二触点291-2耦合到第二字线WL2。第一字线WL1共同地耦合到第一列内的单元。第二字线WL2共同地耦合到第二列内的单元。第一有源区236-1内的第一N+型结区241-1和第二有源区236-2内的第一N+型结区241-2分别地通过第三触点292-1和第四触点292-2共同地耦合到源线SL。源线SL可以共同地耦合到第一列和第二列内的单元。

在第一有源区236-1内的第三N⁺型结区243-1和245-1分别地通过第五触点293-1和第六触点294-1耦合到第一位线BL1。第一位线BL1共同地耦合到第一行内的单元。第三N⁺型结区243-2和245-2分别地通过第七触点293-2和第八触点294-2耦合到第二位线BL2。第二位线BL2共同地耦合到第二行内的单元。

尽管图中未示出，如上参考附图2所述，第一电介质层(图7中未示出)可设置在第一选择栅电极层261和第一浮栅电极层271之间。第一选择栅电极层261、第一电介质层和第一浮栅电极层271一起形成第一行和第一列的单元的横向结构的第一耦合电容器。

第二电介质层(图7中未示出)可设置在第二选择栅电极层262和第二浮栅电极层 272之间。第二选择栅电极层262、第二电介质层和第二浮栅电极层272一起形成第一行和第二列的单元的横向结构的第二耦合电容器。

第三电介质层(图7中未示出)可设置在第一选择栅电极层261和第三浮栅电极层273之间。第一选择栅电极层261、第三电介质层和第三浮栅电极层273一起形成第二行和第一列的单元的横向结构的第三耦合电容器。

第四电介质层(图7中未示出)可设置在第二选择栅电极层262和第四浮栅电极层274之间。第二选择栅电极层262、第四电介质层和第四浮栅电极层274一起形成第二行和第二列的单元的横向结构的第四耦合电容器。

出于说明的目的，以上已经公开了本发明的实施例。本领域技术人员将领会的是，在不背离所附的权利要求所公开的本发明的范围和精神的情况下，可以进行各种修改、补充和替换。