半导体器件及其形成方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。

背景技术：

现有技术的半导体器件的形成方法中，通过接触结构实现硅片上多层电路间的电连接。在形成接触结构时，首先对层间介质层(ild)进行光刻以形成沟槽或者通孔；然后将导电材料填充在沟槽或者通孔中以形成接触结构。随着超大规模集成电路的飞速发展，元件的特征尺寸不断减小，对光刻工艺提出了更高的要求。

在半导体制造工艺中，通常利用一种自对准接触(selfalignmentcontactsac，)技术来形成接触(contact)结构。自对准接触技术因其可以降低对光刻精度的要求，进而减少形成晶体管所需要的面积而受到广泛的关注。

然而利用自对准接触技术形成位于源极或漏极上的接触结构时，接触结构很容易与栅极相接触而发生短路，影响半导体器件的性能。如何避免接触结构与栅极之间发生短路，成为亟需解决的技术问题。

技术实现要素：

本发明解决的技术问题是提供一种半导体器件及其形成方法，以避免接触结构与栅极之间发生短路，提高半导体器件的性能。

为解决上述技术问题，本发明实施例提供一种半导体器件及其形成方法，其中，所述形成方法包括：提供基底，所述基底表面形成有伪栅极结构、第一介质层以及位于所述伪栅极结构两侧的侧墙，其中所述伪栅极结构和侧墙位于所述第一介质层内且与所述第一介质层的顶表面齐平；去除所述伪栅极结构，在所述侧墙之间形成第一开口；在所述第一开口内形成栅极结构，所述栅极结构的顶表面与所述第一介质层的顶表面齐平；分别去除所述侧墙的一部分和所述栅极结构的一部分，使剩余侧墙与剩余栅极结构的顶表面低于 所述第一介质层的顶表面，从而在第一介质层内形成第二开口；形成填充所述第二开口的覆盖层，所述覆盖层覆盖剩余栅极结构和剩余侧墙的顶表面，且与所述第一介质层的顶表面齐平。

可选地，去除的所述侧墙的一部分的厚度大于去除的所述栅极结构的一部分的厚度。

可选地，去除的所述侧墙的一部分的厚度小于或者等于去除的所述栅极结构的一部分的厚度。

可选地，去除的所述侧墙的一部分的厚度范围为100埃至1000埃。

可选地，去除的所述栅极结构的一部分的厚度范围为100埃至1000埃。

可选地，去除所述侧墙的一部分在去除所述栅极结构的一部分之前或者之后。

可选地，去除所述侧墙的一部分的工艺包括干法刻蚀工艺；所述干法刻蚀工艺的刻蚀气体包括cf3i、o2、或者h2。

可选地，在所述第一开口内形成栅极结构，包括在所述第一开口内依次形成栅介质层和栅极层；所述栅介质层覆盖所述第一开口暴露出的基底和侧墙的表面，所述栅极层位于所述栅介质层上，且填充满所述第一开口。

可选地，去除所述栅极结构的一部分的工艺包括：采用干法或者湿法刻蚀工艺去除所述栅介质层的一部分；采用干法刻蚀工艺去除所述栅极层的一部分。

可选地，所述覆盖层的材料包括氮化硅、氮化钛、碳化硅、氮氧化硅、掺杂碳的氮氧化硅。

可选地，所述侧墙的材料包括氮化硅、氮氧化硅或掺杂碳的氮氧化硅中的一种或者其任意组合。

可选地，所述伪栅极两侧的基底内形成有源/漏区，形成所述覆盖层之后，还包括在所述第一介质层内形成与所述源/漏区电连接的接触结构。

可选地，形成所述接触结构的方法包括：在所述第一介质层和覆盖层表面形成第二介质层；在所述第二介质层上形成图形化的光刻胶层，所述图形 化的光刻胶层暴露出需要形成接触结构的区域；以所述图形化的光刻胶层为掩模，刻蚀所述第二介质层和第一介质层，在所述第二介质层和第一介质层中形成第三开口，所述第三开口的底部暴露出所述源/漏区；在所述第三开口中填充导电材料，平坦化所述导电材料，形成接触结构。

相应地，本发明实施例还提供一种半导体器件，包括：基底；位于所述基底上的栅极结构、第一介质层以及位于所述栅极结构两侧的侧墙，其中所述栅极结构和侧墙位于所述第一介质层内，且所述栅极结构和侧墙的顶表面低于所述第一介质层的顶表面；覆盖层，位于所述栅极结构和侧墙上，且所述覆盖层的顶表面与所述第一介质层的顶表面齐平；位于所述栅极结构两侧的基底内的源区或漏区；位于所述第一介质层和覆盖层上的第二介质层；接触结构，所述接触结构的底部与所述源区或漏区相接触，所述接触结构的侧壁分别与所述侧墙、覆盖层和第二介质层相接触。

可选地，所述侧墙的顶表面高于所述栅极结构的顶表面。

可选地，所述侧墙的顶表面低于或者等于所述栅极结构的顶表面。

可选地，所述侧墙的高度为所述第一介质层高度的50％至90％；所述栅极结构的高度为所述第一介质层高度的50％至80％。

可选地，所述覆盖层的材料包括氮化硅、氮化钛、碳化硅、氮氧化硅、掺杂碳的氮氧化硅。

可选地，所述侧墙的材料包括氮化硅、氮氧化硅或掺杂碳的氮氧化硅中的一种或者其任意组合。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明实施例的半导体器件的形成方法，通过在去除伪栅极结构，形成栅极结构之后，分别去除所述侧墙的一部分和栅极结构的一部分，形成位于侧墙和栅极结构之上的覆盖层，从而使后续形成的接触结构在与源/漏区电连接的同时，能够通过位于侧墙之上的覆盖层与所述栅极结构相隔离，有效避免了形成接触结构的导电材料通过侧墙与栅极结构之间的缝隙与栅极结构相接触，进而引发短路的问题，提高了半导体器件的性能。

进一步地，本发明实施例的形成方法，在去除伪栅极结构，形成栅极结构之后，去除所述侧墙的一部分和栅极结构的一部分，相比于现有技术在去除伪栅极结构之前，刻蚀去除所述侧墙的一部分，制程更为简单，能够在栅极刻蚀机台中一站式完成。

进一步地，本发明实施例的形成方法中，去除的所述侧墙的一部分的厚度大于或者小于去除的所述栅极结构的一部分的厚度，均可达到相同的隔离效果。

本发明实施例的半导体器件，由于所述覆盖层位于侧墙和栅极结构之上，所述接触结构在与源/漏区电连接的同时，能够通过覆盖层与栅极结构之间相隔离，有效避免了接触结构与栅极结构相接触而引发短路的问题，提高了半导体器件的性能。

附图说明

图1至图9是本发明第一实施例的半导体器件的形成方法的中间结构的剖面结构示意图；

图10是本发明第二实施例的半导体器件的形成方法的中间结构的剖面结构示意图。

具体实施方式

本发明实施例提供一种半导体器件及其形成方法，下面结合附图加以详细的说明。

图1至图9是本发明第一实施例的半导体器件的形成方法的中间结构的剖面结构示意图。

参考图1，提供基底100，所述基底100表面形成有伪栅极结构101、第一介质层103以及位于所述伪栅极结构101两侧的侧墙102，其中所述伪栅极结构101和侧墙102位于所述第一介质层103内且与所述第一介质层103的顶表面齐平，所述伪栅极结构101两侧的基底100内形成有源/漏区104。

所述基底100可以为半导体衬底，包括单晶硅衬底、单晶锗衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底或绝缘体上锗衬底。所述基底100还可 以为半导体衬底以及形成于半导体衬底上的鳍部。在本实施例中，所述基底100为形成于半导体衬底上的鳍部。

所述侧墙102的材料包括氮化硅、氮氧化硅或掺杂碳的氮氧化硅中的一种或者其任意组合。在本实施例中，所述侧墙102的材料为氮化硅。

所述第一介质层103用于定义待形成的栅极结构的形状和位置，其材料可以为氧化硅、氮化硅、氮氧化硅、低k介质材料(介电常数大于或等于2.5、小于3.9)或超低k介质材料(介电系数小于2.5)。在本实施例中，所述第一介质层103的材料为氧化硅。

参考图2，去除所述伪栅极结构101，由此在所述侧墙102之间形成第一开口111。

去除所述伪栅极结构101的方法可以为干法刻蚀工艺。所述干法刻蚀工艺包括各向异性的干法刻蚀工艺或各向同性的干法刻蚀工艺。去除所述伪栅极结构101的工艺还能够为湿法刻蚀工艺。

在本实施例中，所述伪栅极结构101的材料为多晶硅，去除所述伪栅极结构101的方法为各向同性的干法刻蚀工艺。

参考图3，在所述第一开口111(如图2所示)内形成栅极结构120，所述栅极结构120的顶表面与所述第一介质层103的顶表面齐平。形成所述栅极结构120包括在第一开口111内依次形成栅介质层121和栅极层122。

在本实施例中，所述栅介质层121厚度较薄，覆盖所述第一开口111暴露出的基底100和侧墙102的部分表面；所述栅极层122位于所述栅介质层121上，且填充满所述第一开口111。

所述栅介质层121的材料为高k介质材料(介电系数大于3.9)；所述高k介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。在本实施例中，所述栅介质层121的材料为氧化铪。

所述栅极层122的材料为铜、钨、铝、金或银。在本实施例中，所述栅极层122的材料为钨。在其他实施例中，在形成所述栅极层122之前，还包 括在所述栅介质层121的表面形成隔离层，在所述隔离层表面形成功函数层，所述功函数层的材料为金属或金属化合物。

参考图4，分别去除所述侧墙102的一部分和栅极结构120的一部分，使剩余侧墙102与剩余栅极结构120的顶表面低于所述第一介质层103的顶表面，从而在第一介质层103内形成第二开口112。

需要说明的是，去除所述侧墙102的一部分可以在去除所述栅极结构120的一部分之前或者之后。

在本实施例中，先去除所述侧墙102的一部分(如图5所示)，再去除所述栅极结构120的一部分(如图4所示)。在其它实施例中，先去除所述栅极结构120的一部分，再去除所述侧墙102的一部分。

在一些实施例中，去除的所述侧墙102的一部分的厚度大于去除的所述栅极结构120的一部分的厚度。在其它实施例中，去除的所述侧墙102的一部分的厚度小于或者等于去除的所述栅极结构120的一部分的厚度。去除的所述侧墙102的一部分的厚度范围为100埃至1000埃，去除的所述栅极结构120的一部分的厚度范围为100埃至1000埃。

在本实施例中，去除的所述侧墙102的一部分的厚度为200埃，去除的所述栅极结构120的一部分的厚度为500埃。去除的所述侧墙102的一部分的厚度小于去除的所述栅极结构120的一部分的厚度，剩余侧墙102的顶表面高于剩余栅极结构120的顶表面。

去除所述侧墙102的一部分的方法包括采用干法刻蚀工艺，所述干法刻蚀工艺为具有高选择比的刻蚀工艺，即刻蚀所述侧墙的速率高于刻蚀第一介质层和栅极结构的速率。所述干法刻蚀工艺的刻蚀气体包括cf3i、o2、或者h2中的一种或者其任意组合，刻蚀气体的流量范围为10标准毫升/分钟至2000标准毫升/分钟，压强范围为3毫托至500毫托，刻蚀功率为100瓦至3000瓦。在本实施例中，所述干法刻蚀工艺的刻蚀气体为cf3i，cf3i气体的流量为500标准毫升/分钟，压强为100毫托，刻蚀功率为800瓦。

去除所述栅极结构120的一部分包括分别去除所述栅介质层121的一部分和栅极层122的一部分。在本实施例中，去除的所述栅介质层121的一部 分的厚度与去除的所述栅极层120的一部分的厚度相同。去除所述栅极结构120的一部分的工艺包括：采用干法或者湿法刻蚀工艺去除所述栅介质层121的一部分；以及采用干法刻蚀工艺去除所述栅极122层的一部分。

参考图6，形成填充所述第二开口112(如图4所示)且与所述第一介质层103表面齐平的覆盖层131。

形成所述覆盖层131的方法包括：形成覆盖层131填充满所述第二开口112；平坦化所述覆盖层131，使所述覆盖层131的顶表面与所述第一介质层103的顶表面齐平。平坦化所述覆盖层131的方法包括化学机械抛光、干法刻蚀、湿法刻蚀中的一种或者其任意组合。在本实施例中，采用等离子体刻蚀工艺对所述覆盖层131进行平坦化。

所述覆盖层131的材料包括氮化硅、氮化钛、碳化硅、氮氧化硅、掺杂碳的氮氧化硅、氧化硅、或者氧化铝。在本实施例中，所述覆盖层131的材料为氮化硅。

形成所述覆盖层131之后，还包括在所述第一介质层103内形成与所述源/漏区104电连接的接触结构151。形成所述接触结构151的方法包括采用自对准接触(sac)技术。

参考图7至图9，是形成所述接触结构151的方法示意图。

参考图7，在所述第一介质层103和覆盖层131表面形成第二介质层141；在所述第二介质层141上形成图形化的光刻胶层(未示出)，所述图形化的光刻胶层暴露出需要形成接触结构151的区域。

参考图8，以所述图形化的光刻胶层为掩模，刻蚀所述第二介质层141和第一介质层103，在所述第二介质层141和第一介质层103中形成第三开口113，所述第三开口113的底部暴露出所述源/漏区104。

参考图9，在所述第三开口113中填充导电材料，平坦化所述导电材料，形成接触结构151。

形成所述接触结构151的导电材料包括钨、铝、银、铬、钼、镍、钯、铂、钛、钽或者铜中的一种或多种，本发明对此不作任何限定。具体地，本 实施例中，所述导电材料为铜，采用化学电镀(electrochemicalplating,ecp)的方法在所述第三开口113中填充导电材料。

由于所述接触结构151与所述栅极结构120之间通过所述覆盖层131和侧墙102隔离，且所述覆盖层131位于所述侧墙102之上横向延伸，能够覆盖所述侧墙102和栅极结构120之间可能存在的缝隙，从而避免了形成所述接触结构151的导电材料通过所述侧墙102与栅极结构120之间的缝隙与所述栅极层122相接触，引发短路的问题，提高了半导体器件的性能。

图10是本发明第二实施例的半导体器件的形成方法的中间结构的剖面结构示意图。

参考图10，本发明第二实施例的半导体器件的形成方法与第一实施例的不同之处仅在于：去除的所述侧墙102的一部分的厚度大于去除的所述栅极结构120的一部分的厚度。即形成的所述侧墙102的顶表面低于所述栅极结构120的顶表面。

在本发明第二实施例的形成方法中，形成所述侧墙102、第一介质层103、源/漏区104、栅极结构120、覆盖层131、第二介质层141以及接触结构151的方法可参考本发明第一实施例的说明，在此不再赘述。

在本实施例中，所述覆盖层131依然能够覆盖所述侧墙102和栅极结构120之间可能存在的缝隙，从而避免了形成所述接触结构151的导电材料通过所述侧墙102与栅极结构120之间的缝隙与所述栅极层122相接触，引发短路的问题，提高了半导体器件的性能。

相应地，本发明实施例还提供一种半导体器件。

继续参考图9，是本发明第一实施例的半导体器件的剖面结构示意图。所述半导体器件包括：基底100；位于所述基底100上的栅极结构120、第一介质层103以及位于所述栅极结构120两侧的侧墙102，其中所述栅极结构120和侧墙102位于所述第一介质层103内，且所述栅极结构120和侧墙102的顶表面低于所述第一介质层102的顶表面；覆盖层131，位于所述栅极结构120和侧墙102上，且所述覆盖层131的顶表面与所述第一介质层103的顶表面齐平；位于所述栅极结构120两侧的基底100内的源/漏区104；第二介质 层141，位于所述第一介质层103和覆盖层131上；接触结构151，所述接触结构151的底部与所述源/漏区104相接触，且所述接触结构151的侧壁分别与所述侧墙102、覆盖层131和第二介质层141相接触。

在一些实施例中，所述侧墙102的顶表面高于所述栅极结构120的顶表面。在其它实施例中，所述侧墙102的顶表面低于或者等于所述栅极结构120的顶表面。所述侧墙102的高度为所述第一介质层103高度的50％～90％；所述栅极结构120的高度为所述第一介质层103高度的50％～80％。

在本实施例中，所述侧墙102的顶表面高于所述栅极结构120的顶表面。所述侧墙102的高度为所述第一介质层103高度的70％；所述栅极结构120的高度为所述第一介质层103高度的50％。

所述基底100可以为半导体衬底，包括单晶硅衬底、单晶锗衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底或绝缘体上锗衬底。所述基底100还可以为半导体衬底以及形成于半导体衬底上的鳍部。在本实施例中，所述基底100为形成于半导体衬底上的鳍部。

所述侧墙102的材料包括氮化硅、氮氧化硅或掺杂碳的氮氧化硅中的一种或者其任意组合。在本实施例中，所述侧墙102的材料为氮化硅。

所述栅极结构120包括栅介质层121和栅极层122，其中所述栅介质层121覆盖部分基底100与侧墙102的侧壁，所述栅极层122形成于栅介质层121上。

所述栅介质层121的材料为高k介质材料(介电系数大于3.9)；所述高k介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。在本实施例中，所述栅介质层121的材料为氧化铪。

所述栅极层122的材料为铜、钨、铝、金或银。在本实施例中，所述栅极层122的材料为钨，在形成所述栅极层122之前，还包括在所述栅介质层121表面形成隔离层、在所述隔离层表面形成功函数层，所述功函数层的材料为金属或金属化合物。

所述覆盖层131的材料包括氮化硅、氮化钛、碳化硅、氮氧化硅、掺杂 碳的氮氧化硅、氧化硅、或者氧化铝。在本实施例中，所述覆盖层131的材料为氮化硅。

所述接触结构151的材料包括钨、铝、银、铬、钼、镍、钯、铂、钛、钽或者铜中的一种或多种，本发明对此不作任何限定。具体地，本实施例中，所述接触结构151的材料为铜。

参考图10，是本发明第二实施例的半导体器件的剖面结构示意图。本发明第二实施例的半导体器件与第一实施例的不同之处仅在于：所述侧墙102的高度小于所述栅极结构120的高度。在本实施例中，所述侧墙102的高度为所述第一介质层103高度的50％；所述栅极结构120的高度为所述第一介质层103高度的70％。

所述栅极结构120、第一介质层103、侧墙102、覆盖层131、源/漏区104、第二介质层141以及接触结构151的结构均可参考本发明第一实施例的说明，在此不再赘述。

综上所述，本发明实施例的半导体器件的形成方法，通过在去除伪栅极结构，形成栅极结构之后，分别去除所述侧墙的一部分和栅极结构的一部分，形成位于侧墙和栅极结构之上的覆盖层，从而使后续形成的接触结构在与源/漏区电连接的同时，能够通过位于侧墙之上的覆盖层与所述栅极结构相隔离，有效避免了形成接触结构的导电材料通过侧墙与栅极结构之间的缝隙与栅极结构相接触，进而引发短路的问题，提高了半导体器件的性能。此外，本发明实施例的形成方法，在去除伪栅极结构，形成栅极结构之后，去除所述侧墙的一部分和栅极结构的一部分，相比于现有技术在去除伪栅极结构之前，刻蚀去除所述侧墙的一部分，制程更为简单，能够在栅极刻蚀机台中一站式完成。

本发明实施例的半导体器件，由于所述覆盖层位于侧墙和栅极结构之上，所述接触结构在与源/漏区电连接的同时，能够通过覆盖层与栅极结构之间相隔离，有效避免了接触结构与栅极结构相接触而引发短路的问题，提高了半导体器件的性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员， 在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。